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SK하이닉스는 EUV 공정 비용 절감 위해 10나노 이하 3D D램 기술 채택 목표

QM바나

2 1120 4 2024.08.13 17:34

<img src="https://img2.quasarzone.com/editor/2024/08/13/4a830ff7acbf29622d68a0998c962fe0.png" alt="퀘이사존"> <div align="center"><table align="center" class="__se_tbl" style="border-width: 1px 1px 0px 0px; border-style: dashed dashed none none; border-color: rgb(199, 199, 199) rgb(199, 199, 199) currentColor currentColor;width:800px;max-width: 100%" border="1" cellspacing="0" cellpadding="0" attr_no_border_tbl="1"><tbody><tr><td width="800" style="border-width: 0px 0px 1px 1px; border-style: none none dashed dashed; border-color: currentColor currentColor rgb(199, 199, 199) rgb(199, 199, 199);">    SK하이닉스는 최근 경쟁사인 삼성과 매우 유사한 4F2(사각형) D램을 개발할 계획이라고 발표했다. SK하이닉스 서재욱 연구원은 12일 서울에서 열린 업계 간담회에서 1c D램 상용화 이후 극자외선(EUV) 공정 원가가 급등했다고 지적했다.

    서재욱 씨는 이제 이런 방식(EUV 활용)으로 D램을 제조하는 것이 수익성이 있는지 확인할 때가 됐다고 본다. 회사는 현재 이른바 '3D D램'으로 불리는 미래 D램용 수직게이트(VG) 제조를 검토하고 있다.

    국내 언론 더일렉에 따르면 VG는 메모리 제조사 내부적으로 '4F2'라고 부르는 것으로, 트랜지스터가 수직으로 쌓인 셀 어레이 구조, 이른바 '3D DRAM'이다. 삼성은 이 3D DRAM을 "수직 채널 트랜지스터"(VCT)라고 부른다.

    4F2는 아래부터 순서대로 소스, 게이트, 드레인, 커패시터이다. 워드 라인은 게이트에 연결되고 비트 라인은 소스에 연결된다. 6F2 DRAM과 비교하여 이 셀 어레이를 사용하면 웨이퍼 표면적을 30%까지 줄일 수 있다.

    소식통에 따르면 삼성전자와 SK하이닉스는 10나노 이하 D램에 4F2 기술을 적용하는 것을 목표로 하고 있다고 한다. SK하이닉스 서재욱 연구원은 VG나 3D D램 공정 설계를 활용하면 EUV 공정 비용을 절반으로 줄일 수 있다고 본다.

    삼성전자는 앞서 3D D램을 16단 적층에 성공했다고 밝힌 바 있어 양산 단계는 아니고 타당성 검증 단계에 있음을 시사했다. ※ 퀘이사존 공식 기사가 아닌 해외 뉴스/기사를 번역한 것으로, 퀘이사존 견해와 주관은 포함되어 있지 않습니다.</td></tr></tbody></table></div>

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