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인텔 / TSMC / ASML은 모두 EUV 지원: 무어의 법칙을 지켜라

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4 3075 2 2020.07.01 19:48

최근 중국 국제 반도체 기술 회의 (CSTIC)가 19 일 동안 상하이에서 개설되었으며, 이 회의의 초점은 고급 제조 및 패키징에 대한 논의입니다. 그중에서도 리소그래피 장비 생산 기업 ASML의 연구 개발 부사장인 Anthony Yen은 EUV 리소그래피 도구가 현재 7nm 이상의 고급 프로세스를 처리할 수 있는 유일한 장비라고 말했습니다. EUV 기술은 무어의 법칙의 병목 현상을 해소하는 주요 요인 중 하나로 널리 알려져 있습니다. 2019년 4분기 현재 엔이 인용한 통계에 따르면 ASML은 그 해에 총 53개의 EUV NXE : 3400 시리즈 EUV 리소그래피 기계를 판매했으며 EUV 기계를 사용하여 제조된 칩의 출력은 천만에 도달했습니다. 그는 EUV가 7nm, 5nm 및 3nm 로직 집적 회로 제조에 가장 중요한 무기가 되었다고 말했습니다. 엔은 또한 2020년 3월에 삼성전자가 EUV 리소그래피 장비를 사용하여 10nm DRAM 칩을 제조한다고 공식 발표했다고 말했으며 이 장비는 2021년에 고급 DRAM 공정을 지원하기 위해 대량으로 사용될 것으로 예상됩니다. TSMC의 연구 개발 부사장인 Doug Yu는 Chiplet 소형 칩 시스템 패키징 기술이 무어의 법칙의 효과를 확장시키는 또 다른 무기로 간주되며 Chiplets이 칩 통합을 촉진하고 R & D 비용을 절감할 수 있으며 수율을 향상시키고 고성능 컴퓨팅, 설계 및 아키텍처 혁신을 달성한다고 말했습니다. Yu는 TSMC가 칩 성능을 최적화하기 위해 데이터 전송 속도가 8 GB/s /pin인 LIPINCONTM (Low Voltage Package Interconnect) 기술을 개발했다고 밝혔습니다. TSMC는 프론트 엔드 공정 기술 외에도 고급 패키징 공정을 개발하고 싶어 하며, 최신 3D SoIC 패키징 기술은 2021 년에 대량 생산에 들어가고 비용 효율적인 고성능 칩 생산을 촉진할 것입니다. 인텔의 학자 Ravi Mahajan은 Yole의 통계를 다음과 같이 인용했습니다. 첨단 포장 시장은 2024년에 440억 달러로 성장할 것입니다. 이로 인해 인텔은 2.5D 및 3D 패키징 서비스에서 배포를 강화했습니다. 인텔의 소위 2.5D 패키지는 EMIB 멀티 칩 상호 연결이며 패키지 크기는 현재 55nm이고 3D 패키지는 Foveros이며 표준은 50nm입니다. 인텔은 EMIB를 30-45nm로, 3D Foveros를 20-35nm로 발전시키기 위해 노력하고 있습니다. 퀘이사존의 창작 콘텐츠가 아닌 해외 IT 매체 mydrivers의 단순 번역본 뉴스입니다. 원문 출처 <a href="https://news.mydrivers.com/1/698/698233.htm" target="_blank">mydrivers</a>

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