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9월부터 생산되는 Zen 3는 Zen2 보다 20% 이상 높은 정수 성능을 제공

Railgun0

48 7534 3 2020.07.16 04:46

출처 : adoredtv 
 
번역기 돌린 거라 오역이 많습니다. 
 <img src="https://img2.quasarzone.com/editor/2020/07/16/8fc7a24d048b52cd8c6a5e3ffd6696f9.jpg" style="width: 708px;"> 
 
당신은 세 가지 중요한 세부사항을 폭로한 우리의 마지막 3세대 유출 사건을 떠올릴 수 있을 것입니다. L3 캐시 크기는 Zen 2에서 변경되지 않을 것입니다(그러나 듀얼 CCX의 통합으로 인해 CCX 당 2배 증가). Zen 2에 대한 전체적인 IPC 이득은 10%에서 15% 사이이며, 밀란(Milan)의 B0 스테핑은 9월에 나올 것입니다. 최근 이러한 세부 사항은 대부분 다른 매체와 독립된 출처에 의해 확인되고 있습니다. 오늘, 우리는 Zen 3에 대한 또 다른 유출과 함께 이 유출에 대한 후속 조치를 취하고 있습니다. 
 
바로 며칠 전에 igorslab에서 Milan 엔지니어링 샘플에 해당하는 OPN 번호와 사양을 유출했습니다. 한 가지 주목할 점은 L3 캐시 크기입니다. 256MB로 Rome과 같은 크기이며, 이는 AMD가 지난 3월 보도한 것처럼 CCD에 L3를 추가하지 않았다는 것을 의미합니다. 그러나 AMD가 단일 CCD에서 두 CCX를 통합했기 때문에 CCX 당 L3 캐시는 2배가 됩니다. 그런 의미에서 L3 캐시가 확대되었습니다. 이 시점에서 Zen 3의 L3 캐시 크기가 확인된 것으로 간주합니다. 
 
앞서, Igor는 지난 5월 일부 Zen3 엔지니어링 샘플에 대해 클럭이 높고 코어 수가 적었기 때문에 베르메르 (Vermeer) 샘플일 가능성이 높다고 보고했습니다. 이것은 A0 스테핑 CPU이며, 3월 Zen 3의 누출 사고에서 Milan A0이 SMT가 비활성화되었다고 합니다. Igor의 정보가 모순되는 것처럼 보이지만, 우리의 정보가 4월 초에 보고되었고(2월에 우리가 받은 정보지만) Milan을 언급하였다는 점을 지적해야 합니다. Igor는 5월 중순에서 말에 이것을 보고하고 Vermeer를 언급했습니다. 
 
Igor는 또한, 지난 6월에 Ze 3에 대한 대량 생산 전 마지막 단계이거나 마지막 단계일 가능성이 높은 B0 스테핑에 대한 정보를 추가로 유출했습니다. 이번에는 B0 스테핑이 이미 존재한다는 점에서 더 직접적인 모순이 있었던 반면, 우리는 지연된 후 9월에 올 것이라고 보고했습니다. 우리는 Milan의 A0과 B0의 스테핑에 대해 우리에게 알려준 출처에 대해 여전히 확신하고 있기 때문에, 우리에게 "B0"은 실제로 칩 개발이 아니라 대량 생산에 관한 것이었을 것으로 보입니다. 최근 또 다른 소식통에 따르면 Milan은 12월 출시를 앞두고 있기 때문에 어떤 경우에도 B0가 9월에 개발될 가능성은 거의 없다고 합니다. 우리는 Vermeer와 Milan이 (같은 CCD를 공유하기 때문에) B0 스테핑을 마치고 9월에 양산에 들어갈 것으로 믿습니다. 
 <img src="https://img2.quasarzone.com/editor/2020/07/16/7ddcda725138c2df9e4f620cf3599085.png" style="width: 708px;"> 
 
실제로 AMD가 유출한 Epyc 7000 시리즈 로드맵의 업데이트 버전을 보유하고 있으며, 이는 9월이 B0 생산의 달임을 더욱 시사합니다. 업데이트 버전(아쉽게도, 보여줄 수 없음)에서는 전체 Milan 그래픽을 오른쪽으로 더 이동하여 아래 그림에서 보듯이 열의 중간이 아니라 "프로덕션" 텍스트가 3분기 컬럼 끝에 도착하는 것처럼 보이도록 했습니다. 9월은 물론 3분기 마지막 달입니다. 이 변화는 이유가 있는 것 같습니다. 
 <img src="https://img2.quasarzone.com/editor/2020/07/16/8ac2d55627baaed96715e9d6c1265c7d.png" style="width: 708px;"> 
 
이 로드맵에 대해 말하자면, Milan이 DDR4와 PCIe 4를 지원하는 것은 분명하지만, 지난 10월에 우리는 AMD가 기술적으로 IO 다이를 만들어 DDR5와 PCIe 5를 Milan으로 가져올 수 있다고 추측했습니다. 이러한 가능성을 시사한 출처는 Micron이 발표하기 전 3분기 DDR5 가용성을 보여주는 AMD 로드맵을 저희와 공유했습니다. Milan 칩렛과 함께 Genoa IO 다이가 있는“Milan HPC”라고 하는 Milan 변형에 대한 소문도 있었습니다. 해당 루머는 확인할 수 없지만 DDR5 및/또는 PCIe 5를 지원하는 특수한 버전의 Milan이 존재할 가능성이 있어 보입니다. 
 
또한, Milan의 성능 수치도 있습니다. 단일 스레드 정수 워크로드는 Rome에 비해 20% 이상 빠르며, 32 코어 정수 워크로드에서는 20% 이상 빠르며, 모든 코어(즉 64 코어) 워크로드에서는 10%~15% 더 빠릅니다. 이전의 누출에서 우리는 Zen 3의 IPC가 10-15% 상승했다고 말했는데, 이는 Milan이 64 코어 레벨에서 클럭 속도가 다소 향상되었지만 거의 또는 전혀 향상되지 않았다는 것을 의미합니다. Milan이 50%의 부동 소수점 향상률을 보인다는 소문이 있긴 하지만, 우리는 그렇지 않다고 생각합니다. Milan의 전반적인 IPC 개선의 대부분은 정수와 관련이 있을 수 있습니다. 그 자체로는 정수 IPC 이득이 15% 이상이고 부동 소수 이득이 10% 미만일 수 있습니다. AMD는 IPC 이득 계산 방법을 변경하고 정수 워크로드에 더 집중하여 15% 이상의 IPC 이득을 요구할 수 있을 것으로 예상됩니다. 
 <img src="https://img2.quasarzone.com/editor/2020/07/16/051fe75aac0c113b541165241fe5ca9a.png" style="width: 708px;"> 
 
인텔의 Ice Lake 서버 CPU에 정통한 일부 소식통은 또한, 우리에게 Ice Lake가 Milan보다 한 달 정도 더 빨리 출시될 예정이지만, 성능을 고려할 때 큰 문제가 되지 않을 것이라고 말했습니다. 우리는 2.5GHz의 32 코어 Ice Lake 서버 CPU와 250W의 TDP가 아마도 최고의 인텔 제품이라고 들었습니다. 인텔이 32 코어 Milan과 어떤 역량으로 경쟁할 수 있는 가능성은 매우 희박합니다. 
 
저희 생각에는 Zen 3가 AMD의 슬램덩크처럼 보입니다. 데스크톱에서 Vermeer 기반의 Ryzen 4000은 Matisse의 Ryzen 3000보다 20% 정도 더 빠를 것 같습니다. 통합 CCX 및 L3 캐시는 코어를 4개 이상 사용할 경우 전체 대기 시간이 단축되므로 게이밍에서 AMD가 인텔을 추월할 가능성이 높습니다. 이는 Zen 2의 최대 대기 시간 병목 현상이 해결되었기 때문입니다. 서버상에서 Milan은 Rome이 Sky Lake와 Cascade Lake를 이긴 것과 같은 방식으로 Ice Lake를 이길 가능성이 높습니다(Rome보다 50% 높은 부동 소수점을 가질 것으로 보지는 않지만). <img src="https://img2.quasarzone.com/editor/2020/07/16/594e5fe9144f12ebfb0324e92d8be5c6.png" style="width: 708px;">

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