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유럽과 미국은 1nm CPU 기술을 개발하기 시작

QM지름

44 10053 20 2020.09.17 12:57

<p style="font-style: normal; font-variant-ligatures: normal; font-variant-caps: normal; font-weight: 400; font-size: 16px; font-family: NanumBarunGothic, sans-serif; color: rgb(204, 204, 204); max-width: 702px;">하드웨어에 미치고 유저들을 사랑하는 남자, 퀘이사존 최고운영자 QM지림입니다.<p style="font-style: normal; font-variant-ligatures: normal; font-variant-caps: normal; font-weight: 400; font-size: 16px; font-family: NanumBarunGothic, sans-serif; color: rgb(204, 204, 204); max-width: 702px;">본 뉴스는 해외 매체의 단순 번역본으로 퀘이사존의 주관적인 견해가 포함되지 않았음을 밝혀드립니다. VLSI 2020에서 IMEC는 모 놀리 식 CFET에 대한 흥미로운 논문을 발표했습니다. 저는 저자 중 한 명인 Airoura Hiroaki를 인터뷰할 기회를 가졌습니다. FinFET (FF)가 곧 교정 수명에 도달할 것이라는 것은 업계에서 잘 알려져 있습니다. 삼성은 3nm에서 수평 나노 시트 (HNS)로 전환할 것이라고 발표했습니다. TSMC는 3nm FF를 유지하지만 새로운 2nm 아키텍처로 이동할 것으로 예상됩니다. 인텔이 당시 자체 기술을 계속 추구하고 있다고 가정하면 인텔은 7nm FF를 유지한 다음 5nm HNS로 마이그레이션 할 것으로 예상됩니다. 이 업계에서 가장 가능성이 높은 로드맵은 FF에서 Forksheets가 있거나 없는 HNS로 이행하고 CFET(Complimentary FETs)로 넘어가는 것입니다. 그림 1을 참조하십시오. <img src="https://img2.quasarzone.com/editor/2020/09/17/29636ffba5b2b2e2578143fde570c590.jpg">Imec CMOS 로드맵. 위의 기술 청사진에서 28nm에는 High-K / Metal Gate, 16nm --- 14nm에는 FinFET, 7nm-5nm EUV 노광 장비를 사용하며 MOL (Middle of Line)에도 Co를 적용하고 있습니다. MOL은 트랜지스터 (FOEL)와 다층 배선 (BEOL)을 함께 연결하는 구멍 (Via)으로 imec은 Co를 사용하지만 Mo, Ru와 같은 다른 옵션이 있습니다. 또한 나노 시트 구조의 트랜지스터는 4nm ~ 3nm로 사용됩니다. 이번 VLSI 심포지엄에서는 7nm, 5nm, 3nm에 대한 많은 기사가 발표되었습니다. 그러나 저자는 GAA의 나노 시트 구조를 이러한 노드에 적용하는 것이 전 세계적인 합의라는 것을 발견했습니다. 동시에 기술 청사진의 관점에서 2nm에서는 Buried Power Rail (Buried Power Rail (트랜지스터 아래에 전력선이 매립되는 구조)이 장착된 Forksheet 트랜지스터가 사용됩니다. BPR을 사용하는 보완 FET (CFET)가 사용됩니다. imec은 3nm 이전의 Nanosheet, 2nm 용 Forksheet 및 1nm 용 CFET와 같은 내부 합의에 도달했습니다. 즉, 이번 VLSI 심포지엄에서 imec은 위의 기술 청사진을 바탕으로 발표를 했습니다. 위의 그림에서 FinFET, Nanosheet, Forksheet, CFET의 구조 변화를 명확하게 알 수 있습니다. FinFET에서 CFET로, PP (Contact Poly Pitch)를 최소화하고 nMOS와 pMOS를 분리하여 SRAM 영역을 줄이는 효과를 얻습니다. Forksheet와 CFET는 nFET와 pFET 기구의 CFET를 쌓아 n에서 p까지의 간격을 개선하여 크기를 줄입니다. 그림 2 참조. <img src="https://img2.quasarzone.com/editor/2020/09/17/6c7b7e2f410d91c19374192c272b3e93.jpg"> CFET 구조 현재 작업에서는 "모놀리 식"CFET가 개발되었습니다. 방법은 nFET 및 pFET에 대해 별도의 실리콘 웨이퍼를 사용한 다음 함께 접착하는 방법이며 시퀀스 (순차적)에 따라 CFET가 두 가지 유형의 FET는 동일한 실리콘 칩에서 제조됩니다. Imec은 모 놀리 식 기술이 순차 기술보다 저렴하며 순차 기술을 사용하려면 SOI가 기판 비용을 1% 증가시켜야 한다고 주장합니다. 그림 3 참조. <img src="https://img2.quasarzone.com/editor/2020/09/17/385382ba0aae94eacbb751845474bc30.png"> 모 놀리 식 CFET의 비용 이점은 1nm이며 IMEC는 nMOS 및 pMOS를 수직으로 배열하는 CFET를 사용합니다 (아래 그림 8 참조). CFET의 프로세스 흐름은 매우 복잡하지만 통합을 달성하기 위해 CMOS 및 SRAM의 영역이 크게 감소한 것은 의심의 여지가 없습니다. 문제는 사람들이 기대하는 트랜지스터의 특성을 달성할 수 있을지, 이것이 미래 연구 개발의 열쇠입니다. 시작 웨이퍼 비용이 약 1% 더 높다는 것을 발견했습니다. 그 이유는 두 가지입니다. 첫째, 순차 CFET에 SOI가 필요하지 않다고 생각합니다. 둘째, SOI가 표준 웨이퍼보다 약 1% 더 비쌉니다. 전체적인 접근 방식에는 하나가 아닌 두 개의 시작 웨이퍼가 필요합니다. 이런 종류의 비용 분석에는 더 많은 조사가 필요하다고 생각합니다. 모 놀리 식 접근 방식에서는 nFET와 pFET가 별도의 웨이퍼에서 제조되므로 각 장치의 제조 프로세스를 장치에 맞게 최적화할 수 있습니다. 각 웨이퍼의 처리 흐름은 그림 4에 나와 있습니다. <img src="https://img2.quasarzone.com/editor/2020/09/17/68286f35fe02526a001dbd0e89c2d98c.png">그림 4. 모 놀리 식 CFET의 프로세스 흐름. N3으로 이동함에 따라 n을 p로 분리하면 기생 효과가 줄어들고 성능이 향상됩니다. 마찬가지로 FF에서 GAA로 이동하면 3면이 아닌 4면 모두에 그리드를 설치하여 정전기 제어를 향상시킬 수 있습니다. 이 연구에서 제조된 모놀리식 CFET는 차세대 장치를 위한 순차 CFET의 대안을 제공하며 추가 연구가 필요합니다. <img src="https://img2.quasarzone.com/editor/2020/09/17/78e734f8967abb90dcdea595a42f8de2.jpg"> 퀘이사존의 창작 콘텐츠가 아닌 해외 IT 매체 mydrivers의 단순 번역본 뉴스입니다. 원문 출처 <a href="https://news.mydrivers.com/1/713/713740.htm" target="_blank">mydrivers</a>

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