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ISSCC의 2021 NAND 플래시 업데이트: TLC와 QLC로 전환

QM지름

6 2385 4 2021.02.28 01:52

하드웨어에 미치고 유저들을 사랑하는 남자, 생각하는 모든 것들을 현실로 만들 수 있는 열정을 가진 남자,
퀘이사존 최고운영자 QM지림입니다.
본 뉴스는 해외 매체의 단순 번역본으로 퀘이사존의 주관적인 견해가 포함되지 않았음을 밝혀드립니다.
 <img src="https://img2.quasarzone.com/editor/2021/02/28/b21dc5978e64654ee1ecf3bfb45ea2f4.png" style="width: 100%;"> 연례 IEEE 국제 반도체 회로 회의는 AnandTech가 관심을 갖는 다양한 주제를 다룹니다. 매년 컨퍼런스에는 대부분의 NAND 플래시 메모리 제조업체가 최신 개발에 대한 기술적 세부 사항을 공유하는 비 휘발성 메모리에 대한 세션이 포함됩니다. 컨퍼런스에서 우리는 이러한 회사들이 일반적으로 언론 브리핑에서 공유하고자 하는 것보다 더 많은 정보를 얻었으며 프레젠테이션은 일반적으로 내년에 시장에 출시될 기술에 관한 것입니다. 이번 주 ISSCC 2021에서 6개의 주요 3D NAND 플래시 메모리 제조업체 중 4곳이 최신 3D NAND 기술을 선보입니다. 삼성, SK 하이닉스, Kioxia (+ Western Digital)는 최신 3D TLC NAND 디자인을 공유하고 있으며 Intel은 144단 3D QLC NAND를 선보이고 있습니다. 올해는 참여하지 않는 마이크론 (작년 말 176L 3D NAND 발표)과 중국 신인 YMTC가 참여했습니다. 3D TLC (셀당 3-bit) 업데이트
Samsung, SK hynix, Kioxia / WD는 차세대 3D TLC에 대한 정보를 발표했습니다. 여기에 표시되지 않은 Micron의 176L TLC는 최신 3D NAND에 대한 이 데이터의 대부분을 공개하지 않았기 때문입니다. <img src="https://img2.quasarzone.com/editor/2021/02/28/efde40008eaa8e07938afd63e6bb6170.jpg" style="width: 100%;"> 그렇지 않아도 삼성이 가장 낮은 읽기 지연 시간과 가장 빠른 쓰기 속도로 성능 면에서 다시 선두에 설 것으로 보입니다. 하지만, 이 세대와 함께 70%가 증가했다고 주장해도 여전히 비트 밀도는 확실히 뒤떨어집니다. 과거에는 밀도가 떨어지는 것이 언뜻 보기보다 크게 저하되지 않았는데, 이는 삼성이 스트링 스택을 사용하지 않고 128개의 레이어를 단일 데크로 제조할 수 있는 반면 경쟁업체들은 모두 스택을 두 데크로 분할하여 필요한 팹 스텝 수를 늘렸기 때문입니다. 삼성의 필연적인 스트링 쌓기 채택을 불러오는 세대일 수도 있지만, 만약 그렇다면 밀도의 여전한 단점은 오히려 실망스럽습니다. 한편, 이러한 전환을 한 세대 더 연기하고 다른 기술(특히 어레이 레이아웃의 CMOS)을 조합하여 이러한 밀도를 높인다면 매우 인상적인 발전이며 삼성이 경쟁업체보다 몇 년 앞서 있다고 봐도 무방할 것입니다. 3D NAND 스케일링에 있어 가장 중요한 팹 단계인 수직 채널의 높은 가로 세로 비율 에칭입니다. 삼성이 실제 레이어 수를 공개하면 더 많은 정보를 알 수 있을 것입니다. 하지만 현재로서는 레이어 수가 가장 많을 것으로 예상하지 못하고 있습니다. SK hynix와 Kioxia / WD가 설명하는 TLC 부품은 SK hynix가 512Gb 다이에 대해 이야기하고 Kioxia가 1Tb 다이에 대해 이야기하고 있다는 큰 차이점을 제외하면 상당히 비슷해 보입니다. Kioxia는 더 높은 NAND 인터페이스 속도를 선전하고 있지만 두 디자인 모두 비슷한 성능과 밀도를 가지고 있는 것으로 보입니다. Kioxia와 Western Digital은 162 레이어 3D NAND를 발표하는 보도 자료를 내놓았기 때문에 전체 레이어 수에서 SK hynix와 Micron보다 약간 뒤처져 있습니다. 이 보도 자료에는 셀 어레이의 수평 밀도가 10 % 향상되었다고 언급되어 있으므로 Kioxia와 Western Digital은 경쟁 업체보다 수직 채널을 더 가깝게 묶고 있을 것입니다. 3D QLC (셀당 4-bit) 업데이트
올해 QLC에 대한 업데이트를 제공하는 유일한 회사는 인텔입니다. <img src="https://img2.quasarzone.com/editor/2021/02/28/030cf1ee49facda74aafa588446c40fe.jpg" style="width: 100%;"> 일반적으로 Intel은 다른 경쟁사보다 QLC NAND에 더 집중해 왔습니다. 이 144L QLC는 3D NAND Intel이 Micron과 공동 개발하지 않은 1세대 제품이며, 여러 가지 측면에서 독특합니다. 인텔은 3D 낸드 기술을 업계 다른 방향과 다른 방향으로 채택하고 있습니다. 낸드 플래시 사업을 SK 하이닉스에 매각하기로 합의한 것은 흥미로운 영향을 미칠 것입니다. 그러나 단기적으로는 인텔이 그들이 판매하고자 하는 낸드를 획득하는 것처럼 보입니다. 144개의 레이어만 있는 Intel은 이제 총 레이어 수에서 거의 꼴찌에 도달했습니다. 9x 레이어 QLC에 비해 Intel의 성능과 밀도는 훨씬 우수하지만, SK 하이닉스와 Kioxia가 설명한 새로운 TLC 버전의 밀도는 비슷해야 합니다. Intel은 96L QLC의 천문학적인 삭제 블록 크기에서 물러났지만, 새로운 144L QLC의 48MB 블록 크기는 여전히 다소 높은 것으로 보입니다. 모든 사람의 CMOS Under Array
인텔과 마이크론의 현재 해체된 합작회사는 삼성 다음으로 3D NAND로 전환한 두 번째 NAND 플래시 제조업체였습니다. Intel/Micron 3D NAND가 업계에 가져온 가장 중요한 혁신은 CMOS Under the Array(CuA) 디자인입니다. 이로 인해 페이지 버퍼, 감지 증폭기, 전하 펌프 등 대부분의 NAND 다이 주변 회로가 나란히 있는 대신 메모리 셀의 수직 스택 아래에 배치됩니다. <img src="https://img2.quasarzone.com/editor/2021/02/28/685492677785c67a462acf710e9bfea7.png" style="width: 100%;"> 이렇게 변경하면 다이 공간의 큰 덩어리가 절약되고 다이 영역의 90% 이상이 메모리 셀 배열에 사용될 수 있습니다. SK하이닉스는 그 =다음으로 "Peripheriy Under Cell"(PuC)이라고 불리는 이 스위치를 만들었습니다. 나머지 제조업체들도 현재 탑승하고 있습니다. Kioxia (당시 Toshiba)와 Western Digital은 ISSCC 2019에서 128단 CuA 설계를 발표했지만 5세대 BiCS 3D NAND는 결국 CuA가 없는 112L 설계로 생산에 들어갔습니다. 올해 그들의 ISSCC 프레젠테이션은 CuA를 사용한 "170+"레이어 디자인에 대한 것이며, 6세대 BiCS 3D NAND가 CuA를 사용한 162레이어 디자인이 될 것이라는 것을 확인하는 보도 자료를 발표했습니다. 다이 공간을 절약하는 것 외에도, 3D NAND용 CuA/PuC 스타일 설계는 다이에 비용 효율적인 것보다 더 많은 주변 회로를 포함할 수 있도록 합니다. 이렇게 하면 다이의 메모리 배열을 많은 주변 회로의 자체 복사본을 사용하여 보다 별도의 평면으로 분할하는 것이 실용적입니다. CuA 레이아웃 없이 제작된 대부분의 3D NAND는 다이당 2개의 평면만 사용했지만, 이제 모든 사람이 CuA를 사용하므로 표준 면수는 다이당 4개입니다. 따라서 다이당 성능이 향상되고 동일한 총용량에 도달하기 위해 더 적은 다이를 사용할 경우 발생하는 전반적인 SSD 성능 저하를 상쇄할 수 있습니다. <img src="https://img2.quasarzone.com/editor/2021/02/28/e7b6dfb2736baf1176faaf750fc8d4e1.png" style="width: 100%;"> CuA 구조에는 도전과 단점이 없는 것이 아닙니다. 제조업체가 처음 CuA로 전환하면 주변 회로에 사용할 수 있는 공간이 크게 증가합니다. 그러나 그 이후 레이어를 추가하는 각 세대는 동일한 수의 메모리 셀을 관리하는 데 사용할 수 있는 다이 공간이 적다는 것을 의미하므로 주변 회로는 여전히 축소되어야 합니다. 주변 회로를 메모리 셀 어레이 아래에 두는 것도 새로운 제약을 도입합니다. 예를 들어 올해 삼성의 ISSCC 프레젠테이션에서는 3D NAND 스택과 함께 포함하기 쉬운 키가 큰 금속 구조를 더 이상 사용할 수 없을 때 차지 펌프용 대형 커패시터를 구성해야 하는 과제를 언급합니다. 더 나은 온다이 병렬성: 다이 당 4개의 평면NAND 플래시 다이 하나를 4개의 평면으로 나누면 다이에서 병렬로 더 많은 작업을 처리할 수 있지만, 4개의 독립적인 다이처럼 동작하지는 않습니다. 병렬로 수행할 수 있는 작업에는 제한이 있습니다. 예를 들어, 동시 쓰기는 여전히 각 평면 내에서 동일한 워드라인으로 이동해야 합니다. 그러나 플래시 다이의 비행기 수가 증가함에 따라, 제조업체들은 이러한 제한사항의 일부를 완화하기 위해 노력하고 있습니다. 이전 몇 년 동안 제조업체는 *독립적* 다중 평면 읽기를 도입했습니다. 즉, 서로 다른 평면에서 동시 읽기는 읽히는 각 평면 내의 위치에 아무런 제한이 없으므로 랜덤 읽기 처리량이 크게 향상되었습니다. <img src="https://img2.quasarzone.com/editor/2021/02/28/a6adfbaae52af1989a9b3f21fa47a52b.png" style="width: 100%;"> 이제, 다중 평면 작업에 대한 또 다른 제한이 완화되고 있습니다. 즉, 서로 다른 평면에서의 읽기 작업 타이밍이 줄을 설 필요가 없습니다. 이렇게 하면 한 평면이 SLC 페이지에서 다중 읽기를 수행하는 동안 다른 평면이 TLC 또는 QLC 페이지에서 단일 느린 읽기를 수행할 수 있습니다. 이 기능을 비동기 독립 (다중) 평면 읽기라고 합니다. 실제적인 효과는 읽기 작업의 경우 이제 큰 4-플레인 다이가 4개의 작은 1-플레인 다이의 성능과 일치할 수 있다는 것입니다. 따라서 다이당 용량이 높을수록 채널당 다이 수가 하나 또는 두 개밖에 없는 SSD에 비해 성능이 저하되는 경우가 많습니다. <img src="https://img2.quasarzone.com/editor/2021/02/28/0847874c44ee0be24db2851eb37544e5.png" style="width: 100%;"> Kioxia와 WD는 이 기능을 구현하려면 비동기식 읽기 작업으로 인해 발생할 수 있는 잘못된 타이밍의 전압 및 전류 변동을 방지하기 위해 평면 간 차지 펌프 공유를 중지해야 한다고 보고했습니다. 인텔은 또한 4플레인 144L QLC를 통해 이 기능의 절반을 달성했습니다. 플레인은 플레인 그룹으로 짝을 이루고 각 플레인 그룹은 다른 플레인 그룹의 읽기 타이밍에 맞출 필요 없이 읽기를 수행할 수 있습니다. NAND IO가 SSD 컨트롤러 지원을 능가하는 속도ISSCC에서 설명하는 새로운 TLC NAND 부품은 NAND 플래시 다이와 SSD 컨트롤러 간의 통신을 위해 1.6~2.0Gb/s 범위의 IO 속도를 지원합니다. 현재 시장에 나와있는 SSD에서 가장 빠른 NAND는 1.2-1.4Gb/s로 실행됩니다. NAND 제조업체는 자체 SSD에 사용되는 자체 SSD 컨트롤러 설계가 이러한 더 높은 IO 속도를 지원할 준비가 되었는지 확인함으로써 수직 통합의 이점을 얻을 수 있지만 타사 컨트롤러에 의존하는 다른 SSD 공급 업체는 뒤처질 수 있습니다. 하이 엔드 PCIe 4.0 SSD 용 Phison의 최신 E18 8채널 컨트롤러는 1.2Gb/s IO 속도만 지원하며 곧 출시될 E21T 4채널 NVMe 컨트롤러는 1.6Gb/s를 지원합니다. Silicon Motion의 8채널 SM2264 및 4채널 SM2267은 각각 1.6Gb/s 및 1.2Gb/s IO 속도를 지원합니다. 1.2Gb/s로 실행되는 8개의 채널은 이미 SSD가 PCIe 4.0 x4 연결을 포화시키기에 충분하므로 PCIe 5.0이 도착할 때까지 하이엔드 SSD에 이러한 더 높은 IO 속도는 그다지 유용하지 않습니다. 그러나 보다 합리적인 가격의 4채널 소비자 SSD 컨트롤러는 이러한 고속을 사용하여 PCIe 4.0 성능 영역으로 원활하게 이동할 수 있으며, 이는 최초의 PCIe 4.0 SSD 컨트롤러(Phison E16, 8ch @ 800Mb/s)가 제공하는 처리량과 일치하거나 초과될 수 있습니다. SK하이닉스 Gold P31과 같은 드라이브에서 보여지듯이, 각 채널에서 높은 IO 속도를 지원하는 첨단 4채널 컨트롤러는 8채널 컨트롤러보다 훨씬 높은 전력 효율성을 가지고 작동하면서 성능 면에서 매우 경쟁력이 있습니다. <img src="https://img2.quasarzone.com/editor/2021/02/28/8407f13b8498d4a0079eeb9b6ab11aaa.png" style="width: 100%;"> 이러한 더 높은 IO 속도를 달성하려면 NAND 다이의 인터페이스 로직에 대한 대대적인 업그레이드가 필요하며, PCI Express와 같은 다른 고속 인터페이스에서 보았듯이 전력 소비를 늘리는 것이 주요 관심사입니다. 삼성은 듀얼 모드 드라이버와 터미네이션으로 이 문제를 해결하고 있습니다. (채널당 더 많은 다이에 의한) 부하로 인해 더 높은 드라이브 강도가 필요한 경우는 풀업에 PMOS 트랜지스터를 사용하고, 그렇지 않으면 NMOS 트랜지스터를 사용하여 운전자의 전력 소비량을 절반 이상 줄일 수 있습니다. 이를 통해 삼성은 단일 인터페이스 설계를 통해 소기업용 SSD와 채널당 다이가 더 많은 대기업용 드라이브 모두에 적합할 수 있습니다.(과거에 삼성은 동일한 1개 또는 2개의 채널에 많은 NAND 다이를 함께 쌓는 다중 칩 패키지에 별도의 리 타이머 다이를 추가했습니다. 삼성이 여전히 이 기술을 사용하고 있는지 확실하지 않습니다.) String Stacking: 최초의 트리플 데크 NAND스트링 스택은 3D NAND를 더 높은 레이어 수로 확장하는 데 필요한 악의 하나로 여겨져 왔습니다. 삼성만이 한 번에 100개 이상의 3D NAND를 구축할 수 있었고, 다른 모든 기업은 오랫동안 보다 합리적인 레이어 수로 각각 2개의 덱을 쌓는 것으로 전환해 왔습니다. 이것은 달걀을 의미합니다. 마이크론의 176 레이어 3D NAND는 88 레이어의 메모리 셀로 구축되고, 그 위에 88 레이어가 추가로 구축됩니다. 이는 모든 레이어를 한 번에 수행하는 것에 비해 비용을 증가시키며, 데크 사이의 인터페이스에 세심한 정렬이 필요합니다. 그러나 대안은 수직 채널을 훨씬 더 넓게 만드는 것이 될 것입니다. 그래서 가로 세로 비율(폭 대 깊이)이 현재의 팹 기법으로 실현 가능한 영역 내에 머물도록 하기 위해서입니다. 인텔의 144L QLC 디자인은 우리가 예상하는 72+72가 아닌 48+48+48 레이어로 이미 3 데크 스택으로 이동하고 있다는 놀라운 사실을 포함합니다. 이전 세대는 48+48 레이어 (총 96L) 설계이기 때문에 동일한 증착, 식각 및 채우기 단계를 세 번 반복하는 것 외에 메모리 어레이 자체가 제조되는 방식에 대해 거의 변경되지 않았을 가능성이 있습니다. 인텔은 이 접근 방식으로 팹 처리량에 타격을 입히고 있지만, 아마도 스택의 상단에서 하단까지 채널 및 셀 크기의 변화를 더 잘 제어하는 데 도움이 될 것입니다. 다른 사람들과 마찬가지로 전하 트랩 셀로 전환하는 대신 부동 게이트 메모리 셀을 사용하기로 결정했습니다. <img src="https://img2.quasarzone.com/editor/2021/02/28/4ff937f6dfde1716d3c2df1c666ff3aa.png" style="width: 100%;"> 이러한 3중 데크 구조에 따라 Intel은 소거 블록을 처리하는 방법을 재구성했습니다. 이제 3중 데크는 각각 별도의 소거 블록 모음을 구성합니다. 즉, 144L 문자열의 중간 3분의 2는 문자열의 나머지 3분의 2에 저장된 데이터를 간섭하지 않고 지울 수 있습니다. 또한 Intel이 96L QLC를 사용하여 96MB 블록 크기를 더 적은 48MB 블록 크기로 줄일 수 있었습니다. 학술회의에 대한 작은 주의사항이러한 업데이트가 제공되는 ISSCC는 학술회의라는 점을 이해하는 것이 중요합니다. 프레젠테이션은 제품 발표가 아니며 문서는 제품 사양 시트가 아닙니다. ISSCC에서 제시된 디자인은 대량 생산에 들어가는 디자인과 항상 일치하지는 않습니다. 예를 들어, 과거에 Kioxia / WD는 128L 및 "170+"레이어 NAND에 대한 디자인을 제시했지만 양산된 실제 5세대 및 6세대 BiCS NAND는 112L 및 162L 디자인입니다. 또한 2019년 강연에서 언급했음에도 불구하고 보다 조밀한 'CuA (CMOS under Array) 구조'로의 전환을 최신 제품 라인으로 연기했습니다. 쓰기 성능과 같은 사양도 종종 최상의 사례로 제시되며 실제 제품은 제시된 것보다 한 단계 낮은 수준이 됩니다. 이러한 모든 회사들이 한 번의 회의 아래 함께 모여들었음에도 불구하고, 프레젠테이션이 최종 제품과 일치하더라도, ISSCC에서 배운 내용은 대개 불완전하고 불완전한 정보입니다. 각 기업은 어떤 스펙을 보고하느냐에 대해 일관성이 없으며, 우리는 일반적으로 세대당 하나의 다이(Die) 설계에만 대한 정보를 얻습니다. 512Gbit 및 256Gbit 부품을 모두 제조할 계획이라도 기업은 512Gbit 설계를 제시할 수 있습니다. 최근 몇 년 동안 몇몇 회사들은 그들의 QLC와 다음 해에 TLC에 대해 이야기하는 것을 번갈아 하고 있는 것 같습니다. 그럼에도 불구하고 3D NAND에 대한 ISSCC 프레젠테이션은 여전히 최첨단 기술의 발전과 업계 전반의 방향을 가늠할 수 있는 훌륭한 방법입니다. 이러한 프레젠테이션 내용의 약 절반은 읽기, 프로그래밍 및 삭제 프로세스를 최적화하기 위해 다양한 와이어에 적용되는 전압을 미세 관리하는 영리한 방식입니다. 속도, 정확성, 마모 및 기타 요인 간에는 복잡한 절충점이 있습니다. 셀을 원하는 전압 (다른 셀을 방해하지 않고)으로 프로그래밍하는 것은 단순한 프로세스가 아니며 TLC 또는 QLC 셀에서 읽는 것도 상당히 어렵다는 것 외에는 이러한 모든 세부 사항을 파헤치지 않을 것입니다. DRAM 또는 SRAM 셀에서 읽는 것보다 조금 더 복잡합니다. 우리는 다이 자체의 주요 구조적 변화와 모든 전압 미세 조정의 최종 결과, 즉 메모리 페이지를 읽거나 프로그래밍 할 수 있는 속도에 더 관심이 있습니다. 원문 출처 <a href="https://www.anandtech.com/show/16491/flash-memory-at-isscc-2021" target="_blank">anandtech</a>

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