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ASML EUV 칩 제조 밀도 신기록 수립, Hyper-NA 툴과 획기적인 EUV 속도 향상을 제시

블랙웰

2 669 2 2024.05.29 00:12

<img src="https://img2.quasarzone.com/editor/2024/05/29/08f4cb399db8db64d0de1a9ed47b3f2a.png" alt="퀘이사존"> 전례 없는 속도로 더 작고 빠른 트랜지스터.
 ASML은 imec의 ITF World 2024 컨퍼런스에서 자사의 첫 번째 하이-NA 머신으로 불과 두 달 전에 세운 기록을 뛰어넘는 새로운 칩 제조 밀도 기록을 세웠다고 발표했습니다. 현재 회사에서 자문 역할을 맡고 있는 ASML의 전 사장 겸 CTO인 마틴 반 덴 브링크는 하이-NA 머신을 넘어 더 확장할 수 있는 하이퍼-NA 칩 제조 툴을 개발하고 잠재적인 로드맵을 공유할 수 있다고 제안하기도 했습니다. 그는 향후 ASML 툴의 속도를 시간당 400~500웨이퍼(wph)로 획기적으로 높여 현재 최고치인 200wph의 두 배 이상으로 끌어올려 EUV 칩 제조 비용을 절감하는 계획을 설명했습니다. 그는 향후 ASML의 EUV 툴 제품군을 위한 모듈식 통합 설계도 제안했습니다.
 반 데르 브링크는 추가 튜닝을 거쳐 현재 ASML은 패스파인딩 High-NA EUV 머신으로 8nm 고밀도 라인을 인쇄했으며, 이는 생산 환경을 위해 설계된 머신의 밀도 기록이라고 말했습니다. 이는 지난 4월 초 네덜란드 벨드호벤에 위치한 ASML 본사에 있는 imec과의 공동 연구소에서 패스 파인딩 High-NA 머신으로 10nm 고밀도 라인을 인쇄했다고 발표했을 때 세운 자체 기록을 경신한 것입니다.
 ASML의 표준 Low-NA EUV 장비는 13.5nm의 임계 치수(CD, 인쇄 가능한 최소 피처)를 인쇄할 수 있으며, 새로운 High-NA EXE:5200 EUV 툴은 8nm 피처를 인쇄하여 더 작은 트랜지스터를 만들 수 있도록 설계되었습니다. 따라서 ASML은 이제 이 장비가 기본 사양을 충족할 수 있음을 입증했습니다. <img src="https://img2.quasarzone.com/editor/2024/05/29/a6cb74c405d5605b311916a76f4ba7ef.png" alt="퀘이사존"> 반 더 브링크는 "오늘 우리는 전체 필드에 걸쳐 보정되고 어느 정도의 오버레이가 있는 8nm까지의 기록 영상을 보여줄 수 있을 정도로 진전을 이루었습니다."라며 "완벽한 데이터는 아니지만 진행 상황을 보여주기 위한 것일 뿐입니다."라고 말했습니다. 현재 우리가 High-NA를 사용하고 있는 상황에서는 앞으로 이 문제를 결승선까지 통과할 수 있을 것이라고 확신합니다."
 이 이정표는 10년 이상의 연구개발과 수십억 유로의 투자의 정점을 보여주는 것이지만, 시스템을 최적화하고 주요 칩 제조업체에서 대량 생산할 수 있도록 기술을 준비하려면 더 많은 작업이 남아 있습니다. 이러한 작업은 이미 네덜란드에서 진행 중이며, High-NA 시스템을 이미 완전히 조립한 것으로 알려진 유일한 칩 제조업체인 인텔은 오레곤에 위치한 D1X 팹에서 자체 기계를 가동하면서 ASML의 발자취를 면밀히 따르고 있습니다. 인텔은 처음에는 R&D 목적으로 EXE:5200 High-NA 머신을 사용한 후 14A 노드 생산에 투입할 예정입니다. <img src="https://img2.quasarzone.com/editor/2024/05/29/426d5118e5e88c21dc19406d2cad2fa6.png" alt="퀘이사존"><img src="https://img2.quasarzone.com/editor/2024/05/29/b67b7101bb0f34186f0020177c974c94.png" alt="퀘이사존"><img src="https://img2.quasarzone.com/editor/2024/05/29/2e8cb8663afbcf64b3c3a44a9ff10826.png" alt="퀘이사존"> 반 데어 브링크는 또한 새로운 Hyper-NA EUV 머신을 다시 한 번 제안했지만, 아직 최종 결정은 내려지지 않았습니다. ASML이 업계의 관심을 측정하고 있는 것으로 보이지만, 결실을 맺을지는 시간이 지나야 알 수 있을 것입니다.
 오늘날의 표준 EUV 장비는 13.5nm 파장의 빛과 0.33의 수치 조리개(NA: 빛을 모으고 집중하는 능력의 척도)를 사용합니다. 이와는 대조적으로 새로운 High-NA 장비는 동일한 파장을 사용하지만 0.55 NA를 사용하여 더 작은 피처를 인쇄할 수 있습니다. 반 더 브링크가 제안한 하이퍼-NA 시스템은 동일한 파장의 빛을 다시 사용하지만 NA를 0.75로 넓혀 더 작은 피처를 인쇄할 수 있도록 합니다. 제안된 임계 치수는 확실하지 않지만, 위의 ASML의 트랜지스터 타임라인에 따르면 16nm 금속 피치(A3 노드)에서 가로채고 10nm(A2 이하 노드)까지 확장할 수 있습니다.
 위의 로드맵에 따르면 하이퍼-NA는 단일 노출 2DFET 트랜지스터에서 실현 가능할 수 있지만, 멀티 패터닝과 함께 하이퍼-NA를 사용하면 이렇게 미세한 피치를 만들 수 있는지는 확실하지 않습니다.
 위의 첫 번째 슬라이드에서 볼 수 있듯이 이 장비는 2033년에나 등장할 것입니다. 오늘날의 하이-NA 머신은 이미 약 4억 달러에 달합니다. 하이-NA는 더 크고 고급스러운 미러와 개선된 조명 시스템이 필요하기 때문에 더 비싼 옵션이 될 것입니다.
 이전 장비와 마찬가지로 Hyper-NA의 목표는 칩 제조 공정에 시간과 단계를 추가하는 동시에 결함 발생 가능성을 높이고 비용을 증가시키는 멀티 패터닝 기술(동일한 영역에 여러 번 노출)을 피하기 위해 한 번의 노출로 더 작은 피처를 인쇄할 수 있도록 하는 것입니다. 반 더 브링크는 레지스트와 고급 마스크에 대한 지속적인 개발 작업이 인쇄된 피처의 해상도를 개선하는 데 핵심이 될 것이라고 말했습니다. Hyper-NA는 또한 최적의 결과를 위해 개선된 조명 시스템을 사용할 것입니다. ASML은 자세히 설명하지 않았지만, 개선된 조명기가 고출력 광원과 결합하여 0.75 NA에 사용되는 높은 미러 각도를 상쇄하고 처리량을 개선하기 위해 선량을 증가시키는 데 도움이 될 것이라고 생각하는 것이 합리적입니다.
 반 데어 브링크는 또한 회사의 미래 장비 처리량을 현재 약 200wph에서 향후 400~500wph로 늘릴 것을 제안했습니다. 이는 새로운 세대의 칩이 출시될 때마다 트랜지스터 당 가격이 상승하는 추세에 대응하여 ASML이 비용을 절감할 수 있는 또 다른 수단입니다. <img src="https://img2.quasarzone.com/editor/2024/05/29/c801e013b868e8d99a47576fbf18bce8.png" alt="퀘이사존"> 개발 속도를 높이고 비용을 절감하기 위해 ASML은 이미 기존의 Low-NA Twinscan NXE:3600 EUV 장비를 새로운 High-NA 장비의 빌딩 블록으로 사용하고 있습니다. ASML의 Low-NA 모델은 모듈식 설계를 통해 검증된 기술과 모듈을 새로운 툴에 활용할 수 있으며, 필요한 경우에만 새로운 모듈을 추가할 수 있습니다.

 하지만 훨씬 더 많은 최적화의 여지가 있습니다. 반 데르 브링크는 향후 10년 동안 새로운 도구를 만들면서 모듈식 디자인 철학을 두 배로 강화할 것으로 보고 있습니다. 제안된 장기 로드맵에 따르면 로우-NA, 하이-NA, 하이퍼-NA 모두 공유 구성 요소를 갖춘 모듈식 플랫폼이 점점 더 보편화되고 있습니다. 이러한 설계는 ASML이 비용 절감을 위해 활용할 수 있는 또 다른 수단입니다.
 칩 업계는 저-NA 및 고-NA 툴로 구축된 게이트-올-어라운드(GAA)와 보완 전계 효과 트랜지스터(CFET)를 통해 향후 개발을 위한 탄탄한 활로를 확보한 것으로 보이지만, Hyper-NA를 제외하고는 차세대 공정 노드 기술을 실현할 수 있는 실질적인 후보가 아직까지 등장하지 않았습니다. 언제나 그렇듯이 비용이 핵심 요소이겠지만, ASML은 고객에게 Hyper-NA 가격 방정식을 더 매력적으로 만들 수 있는 방법을 이미 고민하고 있습니다.

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