인공지능(AI) 기술이 급속히 발전함에 따라 AI 칩에 대한 수요도 급증하고 있으며, 이로 인해 고급 패키징 및 HBM(고대역폭 메모리) 기술이 지속적으로 개선되고 있으며, 이는 실리콘 웨이퍼 산업에 도움이 될 것으로 예상됩니다.
최근 GlobalWafers 회장인 Doris Hsu는 HBM3 및 곧 출시될 HBM4와 같은 AI에 필요한 HBM 메모리 칩은 다이에 적층해야 하며, 적층 층 수는 12개에서 16개로 늘어나야 한다고 밝혔습니다. 또한 구조 아래에 베이스 웨이퍼 층이 필요하여 실리콘 웨이퍼의 소모가 증가합니다.
이전에 AI 붐으로 인해 HBM의 글로벌 부족이 심각하다고 보도되었으며, 올해와 내년의 원래 제조업체의 HBM 생산 용량은 이미 매진되었습니다. 그들은 지속적으로 자본 투자를 늘리고 HBM 생산을 확대하고 있습니다. 업계 관계자에 따르면 DDR5와 같은 용량과 공정의 메모리 기술과 비교했을 때 HBM 칩의 웨이퍼 크기는 35-45% 증가했습니다. 한편, HBM 제조 공정의 복잡성으로 인해 DDR5보다 수율률이 20-30% 낮아지고 수율률이 낮으면 동일한 웨이퍼 영역에서 생산할 수 있는 적격 칩이 줄어듭니다. 이 두 가지 요인은 HBM 생산 수요를 충족시키기 위해 더 많은 실리콘 웨이퍼가 필요하다는 것을 의미합니다.
메모리 외에도 고급 패키징 기술의 혁신도 실리콘 웨이퍼에 도움이 됩니다. Hsu는 패키징이 3차원이 되었고 구조와 공정도 바뀌었기 때문에 고급 패키징에 이전보다 더 많은 연마 웨이퍼가 필요하다고 언급했습니다. 즉, 일부 패키징은 이전보다 두 배나 많은 웨이퍼가 필요할 수 있습니다. 내년에 고급 패키징 용량이 출시됨에 따라 필요한 웨이퍼 수는 훨씬 더 중요해질 것입니다.
첨단 패키징 기술인 CoWoS(Chip on Wafer on Substrate)가 현재 유행하고 있으며, 수요가 공급을 초과하고 있습니다.
TrendForce의 조사에 따르면 GB200, B100, B200을 포함한 NVIDIA의 B 시리즈는 더 많은 CoWoS 용량을 소모할 것입니다. TSMC는 또한 2024년 연간 CoWoS 용량을 늘리고 있으며, 올해 말까지 월 용량이 40k에 도달할 것으로 예상되며, 2023년에 비해 150% 이상 증가할 것으로 예상됩니다. 2025년 계획된 총 용량은 거의 두 배가 될 수 있으며, NVIDIA의 수요가 절반 이상을 차지할 것으로 예상됩니다.
업계 관계자들은 과거 첨단 반도체 공정이 개발되면서 다이 크기가 줄어들고 웨이퍼 소모가 줄었다고 지적했습니다. 이제 AI에 의해 주도되는 패키징의 3차원성은 웨이퍼 사용량 증가로 이어져 실리콘 웨이퍼 산업의 발전을 촉진합니다. 그러나 실리콘 웨이퍼가 호황을 누리고 있지만 HBM과 첨단 패키징 기술의 개발은 품질, 평탄도 및 순도에 대한 요구 사항이 더 높아졌다는 점에 유의하는 것이 중요합니다. 이는 또한 실리콘 웨이퍼 제조업체가 AI 추세에 대처하기 위해 상응하는 조정을 하도록 촉구할 것입니다.
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