도쿄 일렉트론은 EUV 리소그래피로 만든 패턴을 정제하는 데 맞춤화된 새로운 가스 클러스터 빔(GCB) 시스템 인 Acrevia를 출시했습니다 . 낮은 손상 표면 처리를 사용하는 이 도구는 여러 가지 용도로 사용할 수 있습니다. 여기에는 다음 노드에 대한 EUV 멀티 패터닝 사용 감소, 성능 변동성을 줄이기 위한 라인 에지 거칠기 향상, 확률적 리소 결함 감소, 궁극적으로 칩 제조 비용 절감 및 수율 개선이 포함됩니다.
0.33 수치 조리개 광학(Low-NA EUV)을 갖춘 최신 EUV 리소그래피 도구는 단일 노출로 대량 생산을 위해 13nm~16nm의 임계 치수를 달성할 수 있습니다. 26nm 최소 금속 피치를 인쇄하는 것으로 충분하며 3nm급 공정 기술에 적합합니다. 2nm급 생산 노드 이상을 위해 더 작은 금속 피치로 더 미세한 회로를 인쇄하려면 칩 제조업체는 0.55 수치 조리개 광학(High-NA EUV), Low-NA EUV 이중 패터닝, Applied Materials의 Centura Sculpta 패턴 셰이핑 도구 또는 현재 Tokyo Electron의 Acrevia를 사용해야 합니다.
표준 단일 EUV 패터닝 공정 흐름은 웨이퍼 증착, 화학 기계적 연마 세척, 리소그래피, 계측, 패턴 에칭, 세척, 계측 및 웨이퍼 에칭의 8가지 핵심 단계로 구성됩니다. 모든 단계(웨이퍼 에칭 제외)는 이중 패터닝을 위해 반복됩니다.
그러나 더블 패터닝 EUV 기술은 비용 증가, 잠재적으로 낮은 수율, 연장된 생산 주기를 포함한 새로운 과제를 도입합니다. 더블 패터닝 대신 Tokyo Electron은 리소그래피 패터닝 및 후속 건식 에칭 단계 후에 Acrevia 도구를 공정 기술 흐름에 삽입할 것을 제안합니다. 필요한 경우 더블 또는 트리플 EUV 패터닝 후에 사용하여 정제할 수도 있습니다.
방향성 가스 클러스터 빔은 패턴화된 피처를 조사하여 최적의 웨이퍼 기울기 각도에서 피처 측벽을 에칭하여 중요한 치수를 조정하고 패턴을 정제합니다. 이는 어떤 경우에는 EUV 이중 패터닝을 사용하지 못하게 합니다. LSP(Location Specific Processing) 기술을 기반으로 하는 Acrevia의 정밀 웨이퍼 스캐닝 시스템은 언제든지 에칭 양을 제어하여 웨이퍼 내 균일성 교정을 탁월하게 보장합니다.
EUV 리소그래피는 EUV 레지스트의 낮은 광자 흡수 밀도에서 발생하는 확률적 효과로 알려져 있습니다. 이러한 효과는 무작위 브리지 결함과 불량한 라인 에지 거칠기 등의 문제로 이어집니다. 무작위적 특성으로 인해 이러한 결함은 감지하기 어렵습니다. EUV 이중 패터닝(기본적으로 각 패턴의 임계 치수 완화 가능)을 사용하더라도 완전히 근절할 수는 없습니다. Tokyo Electron은 패턴 미세화 도구가 패턴 측벽의 라인 에지 거칠기(LER)를 개선하고 확률적 리소 결함을 줄여 수율을 개선할 수 있다고 말합니다.
Acrevia 툴이 이중 또는 삼중 EUV 패터닝을 대체하지는 않지만, 사용량을 줄이고 패턴을 개선하여 성능과 수율을 향상시킬 수 있는데, 이는 매우 중요한 일입니다. Tokyo Electron의 DSS BU 총괄 매니저인 히로시 이시다는 "Acrevia는 높은 에칭 속도와 낮은 손상 패터닝을 가능하게 하는 당사의 독창적인 기술을 특징으로 합니다."라고 말했습니다. "점점 더 어려워지는 고급 패터닝 분야에서 Acrevia는 추가 확장을 가능하게 하고 생산성을 극대화합니다. 앞으로도 고객의 기대를 뛰어넘는 기술을 개발하고 반도체 소자의 발전에 기여할 것입니다."
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