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다가오는 칩렛 혁명과 AMD의 MCM

QM지름

29 14835 13 2018.06.27 05:14

무어의 법칙이 깨어지면서, 역사적인 단일칩 금형 설계는 제조 비용이 점점 더 비싸지고 있습니다. AMD와 NVIDIA가 단일칩 다이 디자인에서 훨씬 관리하기 쉬운 "칩 렛 (chiplet)" 디자인으로 전환하려는 MCM (Multi-Chip-Module) 접근 방식을 모색하고 있다는 사실은 비밀이 아닙니다. 본질적으로 AMD는 Zen 라인의 CPU (인피니티 패브릭 인터커넥트를 통해 각각 연결된 4개의 코어로 구성된 2개의 CPU 모듈 2 개)와 R9 및 Vega 그래픽카드에서 보여준 메모리 패키징에 대한 또 다른 접근법 그리고 동일한 실리콘 베이스 기반에서의 그래픽프로세싱 다이로.   <img src="https://img2.quasarzone.co.kr/img/data/editor/1806/22468ea831081905d3ccddadc093d764_1530039597_9107.jpg" title="22468ea831081905d3ccddadc093d764_1530039597_9107.jpg" style="max-width:100%; height:auto;"> <img src="https://img2.quasarzone.co.kr/img/data/editor/1806/22468ea831081905d3ccddadc093d764_1530039597_7354.jpg" title="22468ea831081905d3ccddadc093d764_1530039597_7354.jpg" style="max-width:100%; height:auto;"> <img src="https://img2.quasarzone.co.kr/img/data/editor/1806/22468ea831081905d3ccddadc093d764_1530039597_8063.jpg" title="22468ea831081905d3ccddadc093d764_1530039597_8063.jpg" style="max-width:100%; height:auto;">  이 "칩렛" 접근법은 이해하기 쉽습니다. 실리콘 결함이 발생하기 쉬운 대형의 단일 칩보다 더 작고 가벼운 칩을 높은 수율로 생산할 수 있습니다. 이러한 증가된 수율 (그리고 결국 웨이퍼 당 칩 수 증가)을 통해 AMD는 쿼드코어 모듈에 단일 마스크를 사용하여 제조 비용을 줄이고 생산 효율을 높일 수 있습니다. 그 후에, 8코어 Ryzen CPU에서 32코어 Threadripper II CPU에 이르기까지 원하는 수와 성능 패러다임으로 모듈 수를 조정하는 것이 간단하게 이루어집니다. 그러나 주어진 칩의 모듈 수가 증가하면 신호 처리 및 절차의 복잡성도 커지기 때문에 서로 통신하는 두 개의 모듈은 비교적 쉽게 구현할 수 있지만 여섯 개 또는 여덟 개의 모듈은 정보 전송의 작은 문제가 전체 프로세서를 교착 상태로 만들 수 있습니다. 단일 실리콘에서 메모리와 가공 다이 및 I / O 컨트롤러와 같은 다양한 유형의 칩을 결합할 때 문제가 점점 커집니다.   <img src="https://img2.quasarzone.co.kr/img/data/editor/1806/22468ea831081905d3ccddadc093d764_1530039665_3701.jpg" title="22468ea831081905d3ccddadc093d764_1530039665_3701.jpg" style="max-width:100%; height:auto;"> <img src="https://img2.quasarzone.co.kr/img/data/editor/1806/22468ea831081905d3ccddadc093d764_1530039665_4471.jpg" title="22468ea831081905d3ccddadc093d764_1530039665_4471.jpg" style="max-width:100%; height:auto;">  AMD Vega 그래픽카드와 같은 수동형 인터포저는 단순히 데이터 전송의 실리콘인 정보는 TSV (Silicon Vias Through) 설계로 설계된 그대로 전송됩니다. 그러나 이러한 접근 방식은 제조업체가 자신의 디자인을 만들고 다른 회사의 칩을 구입하고 최종 제품 요구 사항에 따라 믹스 앤 매치할 수 있는 칩 통합에 대한 꿈의 열린 접근 방식으로는 충분하지 않습니다. 수동 인터포저는 여기에서 충분하지 않을 것입니다. 데이터 전송 문제는 각각의 구현에 따라 수동으로 해결되어야 하는데, 접근법에서는 큰 문제가 아니지만 비용 관점에서는 좋지 못합니다. 이 설루션은 능동형 인터포저 (능동형 및 수동형 인터 포저를 사용하는 확장 가능한 고성능 시스템의 비용 효율적 설계)에 관한 것으로, 네트워크 로직을 특징으로 하는 인터 포저 (NoC- 네트워크 온 칩 (Network on Chip))이 그려져 있는 다양한 실리콘 조각에 적용할 수 있습니다. 이것은 이론적인 것이 아니라 능동적인 인터포저 디자인이 제조되어 수동 인터 포저보다 향상된 신호 및 효율성을 보여줍니다. 그러나 이 능동적인 인터포저 접근법의 가장 큰 문제점은 비용입니다. 그러나 AMD는 능동적인 인터포저 디자인에 적극적으로 노력하고 있습니다.  <img src="https://img2.quasarzone.co.kr/img/data/editor/1806/22468ea831081905d3ccddadc093d764_1530039764_2963.jpg" title="22468ea831081905d3ccddadc093d764_1530039764_2963.jpg" style="max-width:100%; height:auto;"> <img src="https://img2.quasarzone.co.kr/img/data/editor/1806/22468ea831081905d3ccddadc093d764_1530039764_3832.jpg" title="22468ea831081905d3ccddadc093d764_1530039764_3832.jpg" style="max-width:100%; height:auto;"> 현재 AMD는 이러한 능동적인 인터포저가 고성능 설계를 위해 반드시 필요하며, 수동형 인터포저 설계에 비해 추가된 R & D 비용을 감안할 때 놀라운 일은 아니라고 말했습니다. 그러나 단순한 기판을 통해 서로 다른 IP를 자유롭게 혼합하고 매칭하고 재사용하는 꿈은 대단히 활발합니다. AMD의 연구원은 단일칩 16nm 다이에 비해 칩 렛 + 패시브 / 액티브 인터 포저 디자인에서 수율과 생산 비용을 훨씬 낮추면서 미세가공 기술로 스케일링할 수 있는 가능성을 가진 32 코어 프로세서를 구현할 수 있음을 입증했습니다.  <img src="https://img2.quasarzone.co.kr/img/data/editor/1806/22468ea831081905d3ccddadc093d764_1530039808_1356.jpg" title="22468ea831081905d3ccddadc093d764_1530039808_1356.jpg" style="max-width:100%; height:auto;"> 인터포저를 제조하는 데 사용되는 공정이 매우 중요합니다. 즉, 수율을 높이기 위해 65nm에서 28nm 능동 또는 수동 설루션은 개발 및 제조 비용을 절감합니다. 능동형 인터포저는 수동형 인터포저보다 비싸지만 앞서 언급 한 네트워킹 기능을 추가하여 설계의 여러 구성 요소 간에 필요에 따라 신호를 전송하여 교착 상태를 방지할 수 있습니다.  출처 <a href="https://www.techpowerup.com/245521/on-the-coming-chiplet-revolution-and-amds-mcm-promise" target="_self">techpowerup</a>

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