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TSMC의 3세대 3nm 노드가 궤도에 오르다: 올해 말부터 N3P 양산 예정

Wormhole

3 780 4 2024.05.17 01:58

해외 매체의 기사를 번역한 것으로 오역과 의역이 있을 수 있으며 자세한 내용은 원문을 참고하시기 바랍니다. TSMC의 3세대 3nm 노드가 궤도에 오르다: 올해 말부터 N3P 양산 예정TSMC, N3P 대량 제조를 위한 준비 <img src="https://img2.quasarzone.com/editor/2024/05/17/b05b43aacad769fe1f0bc756d8dc809c.webp" alt="퀘이사존" style="width: 75%;"> TSMC는 2023년 4분기에 2세대 3nm급 공정 기술을 적용한 칩 생산을 성공적으로 시작하여 계획된 마일스톤을 달성했습니다. 이 회사는 현재 이 노드의 성능 강화 버전인 N3P에서 칩 양산을 준비하고 있습니다. 이는 2024년 하반기에 이루어질 것이라고 TSMC는 유럽 기술 심포지엄에서 발표했습니다. 
N3E 공정은 예정대로 양산에 들어갔으며, 2020년 양산에 들어간 N5 기술과 비슷한 수준의 결함 밀도를 달성했습니다. 이는 TSMC가 애플과 화웨이의 수요를 충족시켰기 때문에 가능했던 좋은 결과입니다. TSMC는 N3E 수율이 '훌륭하다'고 설명하는데, 이는 현재 N3E를 사용하는 유일한 프로세서인 Apple의 M4가 N3 기반 M3에 비해 트랜지스터 수와 작동 클럭 속도가 모두 증가했기 때문일 수 있습니다. 
"N3E는 계획대로 작년 4분기에 대량 생산을 시작했습니다."라고 TSMC의 한 임원이 행사에서 말했습니다. "고객 제품에서 뛰어난 수율 성능을 확인했기 때문에 계획대로 시장에 출시할 수 있었습니다." 
N3E 공정의 핵심은 TSMC의 기존 N3 공정(일명 N3B)에 비해 단순화되었다는 점입니다. N3E는 EUV 리소그래피가 필요했던 일부 레이어를 제거하고 EUV 이중 패터닝 사용을 완전히 피함으로써 생산 비용을 절감할 뿐만 아니라 공정 창을 넓히고 수율을 개선합니다. 그러나 이러한 변화는 때때로 트랜지스터 밀도와 전력 효율을 감소시키지만, 이는 설계 최적화를 통해 완화할 수 있는 트레이드오프입니다. <img src="https://img2.quasarzone.com/editor/2024/05/17/970bcbac6378f11f8ba7c5f6793d8cb9.png" alt="퀘이사존"> 앞으로 N3P 공정은 N3E의 광학적 축소를 제공하며, 이 공정 역시 유망한 진전을 보이고 있습니다. 이 공정은 필수 자격을 통과했으며 N3E에 근접한 수율 성능을 보여줍니다. TSMC 기술 포트폴리오의 이 차세대 진화는 동일한 클럭 속도에서 성능을 최대 4% 향상하거나 전력 사용량을 약 9% 절감하는 동시에 혼합 설계 구성의 칩에서 트랜지스터 밀도를 4% 향상하는 것을 목표로 합니다. 
N3P는 N3E의 IP 블록, 설계 도구 및 방법론과의 호환성을 유지하므로 개발자에게 매력적인 옵션입니다. 이러한 연속성 덕분에 대부분의 새로운 칩 설계(테이프 아웃)는 N3E를 사용하다가 N3P로 전환하여 후자의 향상된 성능과 비용 효율성을 활용할 수 있을 것으로 예상됩니다. 
N3P의 최종 생산 준비 완료 시기는 올해 하반기로, 대량 생산(HVM) 단계에 진입할 예정입니다. TSMC는 칩 설계자들이 즉시 채택할 것으로 예상하고 있습니다. 성능과 비용의 이점을 고려할 때 N3P는 Apple과 AMD를 비롯한 TSMC의 고객사들 사이에서 인기를 끌 것으로 예상됩니다. 
N3P 기반 칩의 정확한 시장 출시 시기는 아직 불확실하지만, Apple과 같은 주요 업체들이 2025년 프로세서 라인업에 이 기술을 사용할 것으로 예상됩니다. 여기에는 스마트폰, PC, 태블릿용 SoC가 포함됩니다. 
"우리는 또한 N3P 기술을 성공적으로 제공했습니다."라고 TSMC 임원은 말했습니다. "검증을 통과했으며 수율 성능은 N3E에 근접합니다. [공정 기술]도 제품 고객의 테이프 아웃을 받았으며 올해 하반기에 생산을 시작할 예정입니다. N3P의 [PPA 이점]으로 인해 N3의 테이프 아웃 대부분은 N3P로 갈 것으로 예상합니다."

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