하드웨어 뉴스 - 최신 IT/하드웨어 정보를 만나보세요

Intel Xeon Sapphire Rapids: 타일로 모놀리식으로 전환하는 방법

QM지름

5 1811 5 2021.09.01 18:01

하드웨어에 미치고 유저들을 사랑하는 남자, 퀘이사존 최고운영자 QM지림입니다.본 뉴스는 해외 매체의 단순 번역본으로 퀘이사존의 주관적인 견해가 포함되지 않았음을 밝혀드립니다.여러분들의 소중한 댓글은 콘텐츠, 뉴스 번역/창작자에게 큰 힘이 됩니다.
 <img src="https://img2.quasarzone.com/editor/2021/09/01/4eeb979e1dae2f95f657ed8bafebbd74.jpg" alt="퀘이사존"> Intel이 서버 플랫폼에서 경쟁에 대해 가지고 있는 치명적인 결점 중 하나는 코어 수입니다. 다른 회사는 더 작은 코어 또는 함께 연결된 개별 칩렛의 두 가지 경로 중 하나를 통해 더 많은 코어를 활성화하고 있습니다. 2021년 아키텍처 데이에서 인텔은 차세대 Xeon Scalable 플랫폼에 대한 기능을 공개했으며 그 중 하나는 타일식 아키텍처로의 전환입니다. Intel은 빠른 임베디드 브리지를 통해 4개의 타일/칩렛을 결합하여 더 많은 코어 수에서 더 나은 CPU 확장성을 제공할 예정입니다. 공개의 일환으로 인텔은 또한 새로운 AMX(Advanced Matrix Extension) 기술, CXL 1.1 지원, DDR5, PCIe 5.0 및 향후 맞춤형 Xeon CPU로 이어질 수 있는 가속기 인터페이스 아키텍처를 확장했습니다. Sapphire Rapids란 무엇입니까?
Intel 7 프로세스를 기반으로 구축된 Sapire Rapids(SPR)는 Intel의 차세대 Eagle Stream 플랫폼용 Xeon 확장형 서버 프로세서가 될 것입니다. Sapphire Rapids는 지난주에 자세히 설명한 최신 Golden Cove 프로세서 코어를 사용하여 Intel: Acceleration Engines, 네이티브 반정밀 FP16 지원, DDR5, 300 시리즈 Optane DC Persistent Memory, PCIe 5.0, CXL 1.1, 보다 넓고 빠른 CI를 지원합니다. 즉, 원격 분석, HBM 및 워크로드에 특화된 가속을 제공합니다. 2022년 출시 예정인 Sapphire Rapids는 Embedded Multi-Die Interconnect Bridge 기술로 인해 대기 시간을 최소화하고 대역폭을 최대화하는 것을 목표로 하는 멀티-다이 아키텍처를 활용하는 Intel 최초의 최신 CPU 제품이 될 것입니다. 이를 통해 '노드 성능 및 데이터 센터 성능과 같은 고객 기반에 중요한 메트릭'에 초점을 맞춰 더 많은 고성능 코어(인텔은 아직 몇 개인지 밝히지 않았습니다)를 허용합니다. 인텔은 SPR을 '10년 내 DC 기능의 가장 큰 도약'이라고 부릅니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/c573104468655000b311ac822c8ba9e2.jpg" alt="퀘이사존"> 헤드라인의 이점은 쉽게 깨질 수 있습니다. PCIe 5.0은 이전 세대 Ice Lake PCIe 4.0에 대한 업그레이드이며 DDR4의 64-bit 메모리 컨트롤러 6개에서 DDR5의 64-bit 메모리 컨트롤러 8개로 이동합니다. 그러나 더 큰 개선 사항은 코어, 가속기 및 패키징입니다. 
Golden Cove: AMX 및 AIA가 포함된 고성능 코어
엔터프라이즈 플랫폼 Sapphire Rapids와 소비자 플랫폼 Alder Lake에서 동일한 핵심 설계를 사용함으로써 Intel이 동일한 작업을 수행했던 2000년대 초에 동일한 시너지 효과를 볼 수 있습니다. 우리는 Alder Lake 아키텍처 심층 분석에서 Golden Cove에 대해 자세히 다루었지만 다음은 간략한 요약입니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/cefa85f22d8ede3f80db793ecbb448a8.jpg" alt="퀘이사존"> Intel에 따르면 새로운 코어는 Intel의 Ice Lake 백포트인 Cypress Cove와 비교하여 단일 스레드 워크로드에서 +19% 이상의 IPC 향상이 있을 것입니다. 이는 다음을 포함한 몇 가지 큰 핵심 변경 사항으로 귀결됩니다.  - 16B → 32B 길이 디코딩 - 4와이드 → 6와이드 디코드 - 5K → 12K 분기 대상 - 2.25K → 4K μop 캐시 - 5 → 6 넓은 할당 - 10 → 12 실행 포트 - 352 → 512 항목 재정렬 버퍼 모든 코어의 목표는 더 많은 것을 더 빠르게 처리하는 것이며 최신 세대는 이전보다 더 잘 처리하려고 합니다. Intel의 많은 변경 사항이 이해가 되며 더 자세한 내용을 원하는 사용자는 심층 분석을 읽어보는 것이 좋습니다. 
Alder Lake에 있는 이 코어의 소비자 버전과 Sapphire Rapids에 있는 서버 버전 사이에는 몇 가지 주요 차이점이 있습니다. 가장 분명한 것은 소비자 버전에는 AVX-512가 없지만 SPR에는 활성화된다는 것입니다. 또한 SPR에는 코어당 2MB의 개인 L2 캐시가 있는 반면 소비자 모델에는 1.25MB가 있습니다. 이 외에도 AMX(Advanced Matrix Extensions)와 새로운 AIA(Accelerator Interface Architecture)에 대해 이야기하고 있습니다. 지금까지 Intel의 CPU 코어에는 스칼라 연산(일반)과 벡터 연산(AVX, AVX2, AVX-512)이 있습니다. 그다음 단계는 전용 행렬 솔버 또는 GPU의 텐서 코어와 유사한 것입니다. 이것이 AMX가 TMUL 명령어 형식의 전용 AMX 명령어가 있는 새로운 확장 가능한 레지스터 파일을 추가하여 수행하는 작업입니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/bddc6c2af541b371651769a768507a6e.jpg" alt="퀘이사존"> AMX는 기본 데이터 연산자를 위해 8개의 1024-bit 레지스터를 사용하고 메모리 참조를 통해 TMUL 명령어는 해당 타일 레지스터를 사용하는 데이터 타일에서 작동합니다. TMUL은 코어에 내장된 전용 엔진 코프로세서(각 코어에 하나씩 있음)를 통해 지원되며 AMX의 기반은 TMUL이 그러한 코프로세서 중 하나일 뿐이라는 것입니다. Intel은 AMX를 단순히 이것보다 더 광범위하게 설계했습니다. Intel이 실리콘 다중 다이 전략을 더욱 심화하는 경우, 어느 시점에서 AMX를 통해 맞춤형 가속기가 활성화되는 것을 볼 수 있습니다. 
인텔은 우리가 AVX보다 더 나쁜 주파수 강하를 보여서는 안 된다고 확인했습니다. 벡터 및 매트릭스 명령이 호출될 때 코어당 새로운 세분화된 전력 컨트롤러가 있습니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/294dd1a8d732f623e638678a65e2fb8b.jpg" alt="퀘이사존"> 이것은 새로운 가속기 인터페이스인 AIA를 논의하는 데 아주 유용합니다. 일반적으로 추가 가속기 카드를 사용할 때 명령은 커널과 사용자 공간 사이를 탐색하고 메모리를 설정하고 여러 호스트 간의 가상화를 지시해야 합니다. Intel이 새로운 Acceleration Engine 인터페이스를 설명하는 방식은 PCIe를 통해 연결되어 있음에도 불구하고 마치 CPU에 탑재된 가속기인 것처럼 PCIe 장치에 말하는 것과 유사합니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/b22735880a31d098ce0f09a479360553.jpg" alt="퀘이사존"> 처음에 인텔은 2개의 가능한 AIA 비트 하드웨어를 갖게 됩니다. 
Intel QAT(Quick Assist Technology)는 Skylake Xeon 칩셋(PCIe 3.0 x16 링크가 필요함)의 특수 변형과 추가 PCIe 카드 내부에서 선보인 것처럼 이전에 본 적이 있습니다. 이 버전은 최대 지원합니다. 400Gb/s 대칭 암호화 또는 최대 160Gb/s 압축과 160Gb/s 압축 해제를 동시에 지원하여 이전 버전의 두 배입니다. 다른 하나는 인텔의 데이터 스트리밍 가속기(DSA)입니다. 인텔은 2019년부터 웹에서 DSA에 대한 문서를 보유하고 있으며 DMA 재매핑 하드웨어 장치/IOMMU를 통해 스토리지 및 메모리에서 또는 시스템의 다른 부분으로 데이터를 스트리밍하기 위한 고성능 데이터 복사 및 변환 가속기라고 밝혔습니다. DSA는 자체 내부 클라우드 인프라 내에 배포하려는 특정 하이퍼스케일러 고객의 요청이었습니다. Intel은 일부 고객은 DSA를 사용하고 일부는 Intel의 새로운 Infrastructure Processing Unit을 사용하고 일부는 둘 다 관심 있는 통합 또는 추상화 수준에 따라 다릅니다. Intel은 DSA가 Purley(SKL+CLX) 플랫폼에 있던 Crystal Beach DMA 엔진을 업그레이드한 것이라고 말했습니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/49e5a6c935abe5352addf6019ff6374f.jpg" alt="퀘이사존"> 이 모든 것 외에도 Sapphire Rapids는 DLBoost 전략의 일부로 AI 워크로드를 위한 반정밀도 AVX512_FP16 명령도 지원합니다(Intel은 이벤트 기간 동안 DLBoost에 대해 매우 조용했습니다). 이러한 FP16 명령은 INT8 및 BF16 지원과 함께 AMX의 일부로 사용할 수도 있습니다. 인텔은 이제 캐시 라인 관리를 위해 CLDEMOTE도 지원합니다. 
CXL에 대한 추가 정보
Sapphire Rapids의 프레젠테이션 전반에 걸쳐 Intel은 출시 시 CXL 1.1을 지원할 것임을 강조했습니다. CXL은 PCIe가 수행하는 것보다 훨씬 더 많은 것을 처리하도록 설계된 연결 표준입니다. 단순히 호스트에서 장치로의 데이터 전송 역할을 하는 것 외에도 CXL에는 IO, 캐시 및 메모리로 알려진 세 가지 지원 분기가 있습니다. CXL 1.0 및 1.1 표준에 정의된 대로 이 세 가지는 호스트와 장치를 연결하는 새로운 방법의 기초를 형성합니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/133cc0035111c4301c0f9743eb7d7393.jpg" alt="퀘이사존"> 당연히 모든 CXL 1.1 장치가 이 세 가지 표준을 모두 지원할 것으로 예상했습니다. 며칠 후 Hot Chips가 되어서야 우리는 Sapphire Rapids가 CXL 표준의 일부, 특히 CXL.io 및 CXL.cache만 지원하지만 CXL.memory는 SPR의 일부가 아니라는 것을 알게 되었습니다. 이것이 SPR이 CXL 1.1과 호환되지 않는다는 것을 의미하는 정도 또는 CXL 1.1 장치에 대해 의미하는 바가 확실하지 않습니다. CXL.mem이 없으면 위의 다이어그램에 따라 Intel이 잃는 모든 것은 Type-2 지원입니다. 아마도 이것은 CXL을 둘러싼 시장이 CXL 2.0에 의해 더 잘 서비스되고 있다는 표시에 더 가깝습니다. 
다음 페이지에서는 Sapphire Rapids를 위한 Intel의 새로운 타일 아키텍처를 살펴봅니다. 더 많은 실리콘의 행진: 연결의 중요성
현재까지 Intel의 모든 첨단 Xeon Scalable 프로세서는 단일 실리콘, 즉 모놀리식이었습니다. 단일 실리콘 조각은 장점이 있습니다. 즉, 코어 간의 빠른 실리콘 내부 상호 연결과 관리할 단일 전원 인터페이스가 있습니다. 그러나 더 작고 더 작은 프로세스 노드로 이동함에 따라 하나의 큰 실리콘 조각을 갖는 단점이 있습니다. 실리콘은 결함이 없으면 대량으로 제조하기 어려우므로 코어 수가 많은 모델을 원하면 비용이 증가하지만 제한적이기도 합니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/7dfb0773af6a0ce9e13a6e5cb7635a91.jpg" alt="퀘이사존"> 대형 모놀리식 설계에 대한 대안은 이를 더 작은 실리콘 조각으로 자르고 함께 연결하는 것입니다. 여기서 주요 이점은 더 나은 실리콘 수율뿐 아니라 필요에 따라 다른 기능에 대해 다른 실리콘을 사용하여 구성할 수 있다는 것입니다. 다중 다이 설계를 사용하면 궁극적으로 모놀리식 설계가 제공할 수 있는 것보다 더 많은 실리콘을 얻을 수 있습니다. 단일 실리콘 다이에 대한 레티클(제조) 제한은 ~700-800mm2이고 다중 다이 프로세서를 사용하면 여러 개의 작은 실리콘이 제공됩니다. 다이는 함께 1000mm2 이상을 쉽게 밀어 넣을 수 있습니다. 인텔은 각 실리콘 타일이 ~400mm2로 총 약 ~1600mm2를 생성한다고 밝혔습니다. 그러나 다중 다이 설계의 주요 단점은 연결성과 전력입니다. 기판에 두 개의 칩을 함께 패키징 하는 가장 간단한 방법은 기판 내 연결 또는 본질적으로 PCB 트레이스에 해당하는 것을 통하는 것입니다. 이것은 고수익 프로세스이지만 위에 나열된 두 가지 단점, 즉 연결성과 전원이 있습니다. 실리콘을 통한 것보다 PCB 연결을 통해 비트를 전송하는 데 더 많은 에너지가 소요되지만 신호를 조밀하게 패킹할 수 없기 때문에 대역폭도 훨씬 낮습니다. 결과적으로, 신중한 계획 없이 다중 다이 연결 제품은 한 번에 데이터가 얼마나 멀리 떨어져 있는지 알아야 하며, 이는 소수의 모놀리식 제품이 가지고 있는 문제입니다. 이 문제를 해결하는 방법은 더 빠른 인터커넥트를 사용하는 것입니다. 기판을 통한 연결성보다는 패키지를 통한 연결성이 실리콘을 통한 연결이라면 어떨까요? 이러한 연결된 다이들을 인터포저와 같은 실리콘 조각에 배치함으로써 연결 트레이스는 신호 무결성과 파워가 향상됩니다. 인터포저(interposer)를 사용하여 이를 일반적으로 2.5D 패키징이라고 합니다. 표준 패키징 기술(로직과 능동 인터포저에 대한 범위도 있음)보다 비용이 조금 더 들지만 인터포저가 실리콘을 합친 것보다 커야 한다는 점에서 또 다른 한계가 있습니다. 하지만 전반적으로, 특히 멀티 다이 제품이 단일 제품인 것처럼 작동하기를 원하는 경우에는 이 옵션이 더 좋습니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/9c74f1aab53a4bf9a7d5899995d3e675.jpg" alt="퀘이사존"> 인텔은 인터포저의 단점을 극복하면서도 여전히 효과적인 모놀리식 실리콘 설계의 이점을 얻는 가장 좋은 방법은 기판 내부에 있는 초소형 인터포저를 만드는 것이라고 결정했습니다. 올바른 패키징 도구를 사용하여 올바른 위치에 미리 내장함으로써 이 작은 EMIB(Embedded Multi-Die Interconnect Bridge)에 두 개의 칩을 배치할 수 있으며, 물리적으로 가능한 한 모놀리식 설계에 가깝게 작동하는 시스템입니다.  인텔은 10년 넘게 EMIB 기술을 연구해 왔습니다. 개발은 우리의 관점에서 세 가지 주요 이정표가 있습니다. (1) 높은 수율로 패키지에 브리지를 포함할 수 있음, (2) 높은 수율로 브리지에 큰 실리콘 다이를 배치할 수 있음, (3) 다리에서 두 개의 고성능 주사위를 나란히 놓을 수 있습니다. 인텔이 가장 고심했다고 생각하는 세 번째 부분입니다. 두 개의 고출력 다이를 나란히 배치함으로써, 특히 다이의 열팽창 계수와 열 특성이 다른 경우 기판을 약화시킬 가능성이 있습니다. 다리 주변 또는 다리 자체에 대한 연결. 지금까지 EMIB를 사용한 Intel 제품은 대부분 CPU/GPU를 고대역폭 메모리에 연결했는데, 이는 연결 중인 것보다 전력이 훨씬 낮은 수준입니다. 그렇기 때문에, 저는 적어도 인텔이 2019년 말에 두 개의 고출력 FPGA 타일을 사용하여 EMIB로 연결된 다중 다이 FPGA를 발표하기 전까지는 두 개의 고출력 타일을 함께 사용할 수 있다고 확신하지 못했습니다. 이때부터 Intel이 자사의 CPU 제품 스택에서 기술을 활성화하는 것은 아주 짧은 시간이었습니다. 드디어 사파이어 래피즈에서 그걸 얻었어요. Sapphire Rapids의 10x EMIB
Sapphire Rapids는 55미크론 연결 피치를 사용하여 10개의 EMIB 연결로 연결된 4개의 타일을 사용할 예정입니다. 일반적으로 타일의 2x2 어레이에는 타일 간 연결당 동일한 EMIB가 필요하다고 생각할 수 있습니다. 따라서 이 경우 연결당 2개의 EMIB를 사용하면 8개가 됩니다. 인텔이 여기서 10을 인용한 이유는 무엇입니까? 이는 Sapphire Rapids가 설계된 방식으로 귀결됩니다. 인텔은 SPR이 모든 운영 체제에서 모놀리식으로 보이기를 원하기 때문에 인텔은 본질적으로 코어 간 메시를 수평 및 수직으로 잘라냈습니다. 그런 식으로 EMIB를 통한 각 연결은 순수하게 메시의 다음 단계로 간주됩니다. 그러나 Intel의 모놀리식 디자인은 이러한 차원에서 대칭이 아닙니다. 일반적으로 PCIe 또는 QPI와 같은 기능은 모서리에 있으며 모든 모서리의 동일한 위치에 있지는 않습니다. Intel은 Sapphire Rapids에서 이와 유사한 경우이며 한 차원은 연결당 3개의 EMIB를 사용하고 다른 차원은 연결당 2개의 EMIB를 사용한다고 말했습니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/28f7d598288e16a66bc711c34b8a98e2.png" alt="퀘이사존"> 설계에서 엄격한 회전 대칭을 피하고 중앙 IO 허브가 없는 Intel은 모놀리식 다이 역할에 크게 의존하고 있습니다. EMIB 연결이 타일 간에 일관성이 있는 한 소프트웨어는 걱정할 필요가 없습니다. 하지만 여기서 더 자세한 정보를 얻을 때까지는 인텔의 메시 디자인과 추가 방법을 알아내지 않고 그 이유를 정확히 추측하기 어렵습니다. 부품이 모두 함께 연결됩니다. SPR은 말이 되는 경우 기초적인 다중 다이 디자인이 아니라 절단된 모놀리식 디자인처럼 들립니다.

 Intel은 올해 초 4개의 HBM 타일을 사용하여 Sapphire Rapids의 HBM 버전을 만들 것이라고 발표했습니다. 또한 타일당 하나씩 EMIB로 연결됩니다. 
타일 타일 타일
인텔은 각 개별 타일이 내부에 정확히 무엇을 포함할지에 대한 통찰력을 제공했지만 이는 매우 높은 수준이었습니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/313b694750ba6c469d0ff958655f0099.jpg" alt="퀘이사존"> 각 타일에는 다음이 있습니다:  - 코어, 캐시 및 메시
 - 2x64-bit DDR5 채널이 있는 메모리 컨트롤러
 - UPI 링크
 - 가속기 링크
 - PCIe 링크 이 상황과 프레젠테이션 전반에 걸쳐 위에서 언급한 회전 대칭과 함께 4개의 타일이 모두 동일한 것처럼 보입니다. 이를 수행하는 실리콘을 만드는 것은 제시된 방식대로 설계를 미러링하고 이를 실리콘 웨이퍼에 인쇄하는 것만큼 쉽지 않습니다. 웨이퍼의 결정면은 디자인을 구축하는 방법을 제한하므로 모든 미러링은 완전히 재설계되어야 합니다. 결과적으로 Intel은 Sapphire Rapids를 만들기 위해 두 개의 다른 마스크 세트를 사용해야 한다고 확인했습니다. 그런 다음 이 두 다이 각각을 회전하여 그림과 같이 2x2 타일 그리드를 만들 수 있습니다. 패키지를 통한 연결에도 불구하고 2x2 칩렛 방식을 사용한 AMD의 1세대 EPYC와 비교할 가치가 있습니다. AMD는 회전 대칭으로 여러 실리콘 디자인을 가질 필요가 없었습니다. AMD는 실리콘에 4개의 다이-투-다이 인터페이스를 구축했지만 각 회전에 3개만 사용했습니다. 다이 면적을 희생시키면서 더 저렴한 설루션(당시 AMD의 재정 상황에 적합한 설루션)이지만 단순성 수준도 가능합니다. 최신 EPYC에서 AMD의 중앙 IO 다이 방식은 이 문제에서 완전히 벗어났습니다. 제 관점에서 인텔이 SPR을 넘어 확장하려는 경우에도 다른 이유로 이동해야 하는 것입니다. 그대로, 각 타일은 128비트 DDR5 메모리 인터페이스를 보유하여 4개 타일 모두에서 총 512비트입니다. 물리적으로 이것은 시스템의 소켓당 8개 또는 16개의 메모리 모듈에 대해 8개의 64-bit 메모리 컨트롤러*를 볼 수 있음을 의미합니다. 4개의 컴퓨팅 타일이 모두 포함된 Sapphire Rapids 버전에서는 완벽합니다. 
그러나 우리는 Sapphire Rapids 프로세서 제품이 더 적은 수의 코어로 축소되어야 한다는 것을 알고 있습니다. 과거에 인텔은 이러한 시장을 수용하고 실리콘 출력을 최적화하기 위해 세 가지 다른 실리콘 모놀리식 변형을 만들었지만 모든 프로세서는 동일한 메모리 컨트롤러 수를 갖습니다. 즉, SPR이 코어 수가 적은 버전을 제공할 경우 코어가 없는 더미 타일을 생성하지만 필요에 따라 PCIe/DDR5를 유지하거나 아주 간단히 코어 수가 적을수록 더 적은 수의 코어를 갖게 됩니다. 메모리 컨트롤러. 이는 포괄적인 시스템을 구축하려는 시스템 제조업체에게 고통이 될 것입니다. 양쪽 극단을 위해 구축해야 하기 때문입니다. 
다른 대안은 Intel이 더 적은 코어 수 설계를 위해 8개의 메모리 채널을 모두 포함하는 SPR의 모놀리식 버전을 가지고 있다는 것입니다. 그러나 현재 인텔은 이러한 시장에 어떻게 대처할 것인지 공개하지 않았습니다. *기술적으로 DDR5는 단일 모듈에 2개의 32-bit 채널을 배치하지만 아직 업계에서는 1개의 64-bit 메모리 채널이 있는 모듈과 2개의 32-bit 메모리 채널이 있는 모듈을 구별하는 용어가 없습니다. 그 위에. '채널'이라는 단어는 지금까지 종종 '메모리 슬롯'과 같은 의미로 사용되었지만 이것은 바뀌어야 합니다. 일부 HBM, Optane 추가
Sapphire Rapids의 또 다른 각도는 HBM이 탑재된 버전입니다. 인텔은 6월에 이를 발표했지만 세부 사항은 많지 않습니다. Architecture Day의 일환으로 Intel은 Sapphire Rapids의 HBM 버전이 공개되고 표준 Sapphire Rapids와 소켓 호환이 가능하게 될 것이라고 밝혔습니다. SPR의 HBM 버전의 첫 번째 고객은 Aurora Exascale 슈퍼컴퓨터의 일부인 Argonne National Lab입니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/fb1126fb4e903757f4a153ac1f01e887.jpg" alt="퀘이사존"> 이 다이어그램은 각 컴퓨팅 타일에 하나씩 4개의 HBM 연결을 보여줍니다. 그러나 패키지를 보면 인텔이 다이어그램과 같이 길고 좁은 새로운 HBM을 의뢰하지 않는 한 현실적으로 충분한 공간이 없다고 생각합니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/f3859b6996481630cdb323b9089e7e67.jpg" alt="퀘이사존"> Intel은 HBM 버전이 동일한 소켓에 있을 것이라고 말했지만 Hot Chips의 자체 슬라이드에서도 다르게 말합니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/1d3fbfbad191154d4af273e11c0fc4a5.png" alt="퀘이사존"> 여기서 HBM의 패키지 크기는 100x57mm이고 SPR은 78x57mm입니다. 따라서 Intel이 78x57mm 소켓의 축소 버전을 계획하지 않는 한 다른 소켓에 있을 것입니다. 
HBM이 Optane과 유사한 용량으로 작동한다는 점에 유의하는 것이 중요합니다. 두 가지를 동일시하는 DRAM이 있는 HBM 플랫 모드 또는 메인 메모리에 도달하기 전에 L4 캐시와 유사하게 작동하는 HBM 캐싱 모드로 작동합니다. 이 외에도 Optane은 플랫 모드, 캐싱 모드 또는 별도의 스토리지 볼륨이 될 수 있습니다. HBM은 패키지에 전력 소비를 추가합니다. 즉, 소켓 제한에 도달하면 HBM과 쌍을 이루는 최고의 CPU 주파수를 볼 수 없을 것입니다. 인텔은 HBM 스택의 수나 SPR에 사용할 용량을 발표하지 않았지만 히트 스프레더 아래에 있을 것이라고 밝혔습니다. Intel이 비표준 HBM 크기를 사용하려는 경우 용량이 얼마인지는 누구나 짐작할 수 있습니다. 그러나 우리는 그것이 EMIB를 통해 타일에 연결된다는 것을 알고 있습니다. 
Optane DC Persistent Memory에 대한 참고 사항 – Sapphire Rapids는 새로운 300 시리즈 Optane 설계를 지원합니다. 우리는 Intel에 이것이 200 시리즈이지만 DDR5 컨트롤러를 사용하는지 물었더니 아니요, 이것은 실제로 새로운 디자인이라는 대답을 들었습니다. 자세한 내용은 다음을 참조하세요. UPI 링크
각 Sapphire Rapids 프로세서에는 최대 4개의 x24 UPI 2.0 링크가 있어 다중 소켓 설계의 다른 프로세서에 연결할 수 있습니다. 인텔은 SPR을 통해 최대 8개의 소켓 플랫폼을 목표로 하고 있으며 대역폭을 늘리기 위해 ICL의 3개 링크에서 4개(CLX는 기술적으로 2x3)로 업그레이드하고 UPI 2.0 디자인으로 이동했습니다. 인텔은 이것이 의미하는 바를 더 이상 확장하지 않을 것이지만 새로운 8소켓 UPI 토폴로지를 갖게 될 것입니다. <img src="https://img2.quasarzone.com/editor/2021/09/01/eb099ac242a057104f2bbcd43bd61051.jpg" alt="퀘이사존">현재 인텔 하이퍼큐브 현재 8소켓 디자인은 꼬인 하이퍼큐브 토폴로지를 사용합니다. 4개의 그룹으로 구성된 두 그룹이 상자를 형성하고 한 쌍이 다른 네 세트의 동일한 꼭짓점에 연결되고 두 번째 쌍은 반전됩니다. 말이 됩니까? 아니 정말. 기본적으로 각 CPU는 3개의 다른 CPU에 직접 연결되고 나머지 4개는 2홉 떨어져 있습니다. 새로운 토폴로지를 사용하면 각 CPU가 다른 CPU에 직접 연결되어 설계가 완전히 연결된 토폴로지로 더 이동하지만 해당 연결이 정확히 어느 CPU에 연결되어야 하는지에 대해서는 인텔이 아직 밝히지 않았습니다.

 보안
인텔은 나중에 SPR에 대한 전체 보안 업데이트를 발표할 것이라고 밝혔지만 MKTME 및 SGX와 같은 기능이 핵심 우선순위입니다. 결론
개선된 코어, 업그레이드된 PCIe/DDR 및 '모놀리식으로 표시' 방식이 현재까지의 하이라이트입니다. 그러나 여전히 대답해야 할 몇 가지 매우 분명한 질문이 있습니다. 코어 수, 전력 소비, 코어 수가 얼마나 적은지(LCC 버전이 실제로 모놀리식이라는 제안까지도), HBM 지원 버전이 어떻게 생겼는지 등입니다. EMIB가 추가된 HBM 버전은 AMD의 가격 책정 구조가 매우 경쟁력이 있는 시점에서 그다지 좋지 않은 비용이 많이 들 것입니다. Sapphire Rapids가 출시될 때 AMD는 여전히 Milan과 함께 시장에 출시될 것으로 예상되며(또는 일부에서는 Milan의 3D V-Cache 버전을 가정하지만 확인된 것은 없음) 2022년 말까지는 되지 않을 것입니다. AMD가 Zen 4를 출시할 때. Intel이 SPR을 실행하고 시장에 출시할 수 있다면 잠재 고객을 유치할 수 있는 시간적 이점이 있습니다. Ice Lake는 원시 코어 성능이 아닌 특정 가속기 이점으로 판매되고 있으며 Sapphire Rapids가 테이블에 더 많은 것을 가져올 수 있는지 기다려야 합니다. 기업에서 타일/칩렛 전략으로 전환하는 Intel은 수년간 예상되어 왔습니다. 적어도 이쪽에서는 AMD가 표준 실리콘 한계를 넘어 작동 및 확장하도록 만든 이후 실리콘 사이에서 사용되는 말 기반 결합제와 상관없이 Intel은 이 경로를 따라 나아가야 했습니다. 주로 제조 때문이기도 하지만 시간이 걸리는 EMIB와 같은 것들을 최적화하느라 지연되고 있습니다. 기술로서의 EMIB는 매우 인상적이지만 성공률이 99%에 달하더라도 칩과 브리지를 더 많이 조립할수록 수율이 줄어듭니다. 하지만 이것이 바로 인텔이 연구해 온 것입니다. 엔터프라이즈 시장에서는 Sapphire Rapids가 첫 번째 단계입니다. 원문 출처 <a href="https://www.anandtech.com/show/16921/intel-sapphire-rapids-nextgen-xeon-scalable-gets-a-tiling-upgrade/3" target="_blank">anandtech</a>

QM지름

행성: QM

포인트: 419,904 exp

작성물 댓글

모든회원 자기소개 펼치기

댓글: 5개

하드웨어 뉴스 - 최신 IT/하드웨어 정보를 만나보세요

공지 뉴스게시판 특별 규정(23.09.07)

퀘이사존

20.9k

11-08

전체 CPU/MB/RAM 그래픽카드 케이스 쿨링솔루션 저장장치 파워 키보드/마우스 음향기기 디스플레이 네트워크 소프트웨어 노트북 업계동향 기타/주변기기

추천	제목
3	[루머] 엔비디아 블랙웰 GPU, 설계 결함으로 최소 3개월 출시 연기 전망 2 그래픽카드 Wormhole 252 11:25
14	인텔 불안정 이슈를 향한 두 번째 법적 대응이 시작되다 12 CPU/MB/RAM QM포시포시 1.1k 03:37
0	애플, '태국 왜곡 논란' 광고 영상 삭제…"악의 없었다" 사과 업계동향 큰돌 568 01:22
0	중국은 올 여름 칩 팹 도구의 '기본'자급 자족을 달성 할 것 업계동향 블랙웰 364 00:11
2	엘리엇, 엔비디아의 치솟는 AI 기업가치는 '거품'이며 '과장된 것' 2 업계동향 블랙웰 882 00:10
3	퓨젯, 인텔 CPU 고장율이 AMD Ryzen 고장율보다 낮다고 주장 11 CPU/MB/RAM 블랙웰 2.1k 00:08
15	인텔은 2022년 말 CPU 산화 문제 확인, 해결되었다고 주장하지만 공급망 불확실성 여전 15 CPU/MB/RAM Wormhole 1.5k 00:02
1	빅테크 기업들, AI에 얼마나 투자할까 1 소프트웨어 블랙웰 303 00:00
0	현대차 아이오닉5N, 전기차 최초로 日 '후지 스피드웨이' 달린다 기타/주변기기 블랙웰 572 00:00
6	AMD Ryzen 9 9900X CPU, PassMark에 첫 등장 4 CPU/MB/RAM Wormhole 1.5k 08-03
2	손에 잡힐 듯 생생한 AR/VR 양자점 디스플레이 "눈앞" 2 디스플레이 빌보 494 08-03
35	[루머] 엔비디아, GeForce RTX 3060 단종 예정 42 그래픽카드 Wormhole 3.3k 08-03
23	[단독] “창문에 먼지만 가득” 싱가포르 큐텐 본사 가보니…텅 빈 ‘유령회사’ 26 업계동향 빌보 3.7k 08-03
21	Puget Systems, CPU 불량 통계 공개...13/14세대 불량률 2% 내외 34 CPU/MB/RAM QM포시포시 3k 08-03
16	일론머스크 차세대 랩터엔진 공개 15 기타/주변기기 리사수♥젠슨황 4.4k 08-03
89	인텔의 주가가 하룻밤 사이에 30% 하락, 시가 총액 390억 달러 하락 104 업계동향 Wormhole 12.4k 08-03
5	첫 번째 루나 레이크 Core Ultra 5 226V 노트북 ACER Swift 14 1008유로에 등록 4 노트북 Wormhole 1.4k 08-03
0	Acemagic X1 듀얼 스크린 인텔 기반 노트북 899달러부터 시작 1 노트북 Wormhole 666 08-03
18	구조조정 인텔, 승승장구 AMD…'CPU 투톱' 엇갈린 운명 27 업계동향 큰돌 3.8k 08-03
18	인텔 고객이 CPU RMA 프로세스를 한탄하다 10 CPU/MB/RAM Wormhole 3k 08-03
7	CHERRY XTRFY, 최고 성능의 M64 및 M68 무선 게이밍 마우스 출시 9 키보드/마우스 Wormhole 934 08-03
6	"한국은 기본법도 없는데"…EU, 세계 최초로 AI 법안 발효 9 소프트웨어 블랙웰 2.1k 08-03
17	중국산 배터리 탑재 벤츠 전기차 '펑' 터졌다 26 기타/주변기기 블랙웰 2.6k 08-03
9	인텔, 데이터 센터 CPU 및 파운드리 사업부의 부진으로 16억 달러 손실 10 업계동향 Wormhole 2.1k 08-02
12	미국 법무부, 엔비디아 반독점 조사 착수 11 CPU/MB/RAM Wormhole 2.4k 08-02
16	[루머] 인텔, 곧 엔비디아를 파운드리 고객으로 확보, 월 5000장 H100 웨이퍼 생산 가능성 20 업계동향 Wormhole 5.7k 08-02
5	팬서 레이크와 클리어워터 포레스트 부팅 성공, 루나 레이크는 거의 완전히 아웃소싱됨 6 CPU/MB/RAM Wormhole 1.2k 08-02
25	AMD "엔비디아, 고객사에 갑질" 신고…美 법무부 조사 나서나 47 업계동향 QM포시포시 3.6k 08-02
39	[단독] 다나와, 티몬·위메프 사태에 PC 부품 직접 유통 검토 68 업계동향 빌보 8.9k 08-02
12	수율 문제로 공급 부족에 시달리는 메테오 레이크, 인텔은 핫 로트 운영 17 CPU/MB/RAM Wormhole 2.7k 08-02