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예비 HBM4 사양은 2048비트 인터페이스에서 최대 6.4GT/s의 전송 속도로 GPU의 성능을 크게 향상

QM지름

2 1412 2 2024.07.13 10:37

<img src="https://img2.quasarzone.com/editor/2024/07/13/7c5dc7388ae42fe1ca1ed9b534be01dc.webp" alt="퀘이사존">(이미지 출처: AMD)

 금요일, JEDEC 협회는 HBM4 DRAM 표준 완성이 점점 가까워지고 있는 4세대 고대역폭 메모리(HBM4)에 대한 예비 사양을 발표했습니다. 보고된 바와 같이, 새로운 사양은 HBM3E보다 데이터 전송 속도가 낮은 가운데 스택당 2048비트 인터페이스를 지원합니다. 또한 HBM4는 더 넓은 범위의 메모리 레이어를 지원하여 새로운 메모리가 다양한 유형의 애플리케이션을 더 잘 처리할 수 있도록 합니다. 
새로운 HBM4 표준은 24Gb 및 32Gb 레이어를 지정하고 4높이, 8높이, 12높이 및 16높이 TSV 스택에 대한 구성을 제공합니다. 위원회는 처음에 최대 6.4GT/s의 속도 저장소에 동의했으며 훨씬 더 높은 데이터 전송 속도를 달성하기 위한 지속적인 논의를 진행하고 있습니다. 
32Gb 레이어를 기반으로 하는 16-Hi 스택은 64GB의 용량을 제공합니다. 이는 4개의 메모리 모듈이 있는 프로세서가 8,192비트 인터페이스를 사용하여 6.56TB/s의 최대 대역폭으로 256GB의 메모리를 지원할 수 있음을 의미합니다. HBM4는 HBM3에 비해 스택당 채널 수가 두 배로 늘어나고 호환성을 보장하기 위해 더 큰 물리적 공간을 차지하지만 단일 컨트롤러로 HBM3 및 HBM4와 함께 작동할 수 있습니다. 그러나 다양한 설치 공간을 수용하려면 다른 인터포저가 필요합니다. 주목할만한 점은 JEDEC가 HBM4 메모리를 프로세서에 직접 통합하는 것에 대해 아무 말도 하지 않았다는 점이며, 이는 아마도 새로운 유형의 메모리에 대해 가장 흥미로운 부분일 것입니다. 올해 초 SK하이닉스와 TSMC는 HBM4 베이스 다이 개발을 위한 협력을 발표했습니다. 나중에 유럽 기술 심포지엄 2024에서 TSMC는 12FFC+(12nm급) 및 N5(5nm급) 공정 기술을 사용하여 이러한 다이를 제조할 것이라고 확인했습니다. 
 TSMC의 N5 프로세스는 다이 내 통합에 중요한 9~6 마이크론의 상호 연결 피치를 통해 보다 통합된 로직과 기능을 허용합니다. TSMC의 16nm FinFET 기술에서 파생된 12FFC+ 프로세스를 통해 실리콘 인터포저를 사용하여 메모리를 호스트 프로세서에 연결하는 비용 효율적인 베이스 다이를 생산할 수 있습니다. 
HBM4는 주로 대규모 데이터 세트를 처리하고 복잡한 계산을 효율적으로 수행해야 하는 생성 AI 및 고성능 컴퓨팅의 요구 사항을 충족하도록 설계되었습니다. 따라서 그래픽 카드와 같은 클라이언트 애플리케이션에서는 HBM4를 거의 볼 수 없습니다. 하드웨어에 미치고 유저들을 사랑하는 남자, 퀘이사존 최고운영자 지름입니다.본 뉴스는 해외 매체의 단순 번역본으로 퀘이사존의 주관적인 견해가 포함되지 않았음을 밝혀드립니다.여러분들이 남겨 주신 소중한 댓글.. 진심으로 감사드립니다. 원문 출처 <a href="https://www.tomshardware.com/tech-industry/preliminary-hbm4-specs-point-to-major-performance-uplift-for-gpus" target="_blank">tomshardware</a>

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