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인텔의 XBM 메모리는 HBM4를 겨냥하여 UCIe 링크를 통해 32 GT/s의 속도와 더 낮은 비용을 약속

QM지름

8 2067 3 2026.07.07 17:01

<img src="https://img2.quasarzone.com/editor/2026/07/07/710e31d04e680494cd62e7e0292ff210.jpg" alt="퀘이사존"> 인텔은 HBM4를 대체할 수 있는, 훨씬 높은 대역폭을 제공하는 XBM 메모리에 대한 새로운 특허를 공개했습니다. XBM vs HBM: 인텔의 새로운 DRAM 솔루션, UCIe 링크를 통해 비용을 절감하면서 최대 32 GT/s 속도 달성HBM은 여전히 AI 가속기의 표준이지만, 최근에는 HBM의 공급 부족, 가격 및 전력 소비 문제를 해결하기 위해 LPDDR 메모리가 사용되고 있습니다. 인텔은 과거 HMC(하이브리드 메모리 큐브)와 MCDRAM과 같은 DRAM 개발에 도전했지만 여러 문제에 직면하여 시장에 출시되지 못했습니다. 그러나 XBM을 통해 인텔은 DRAM 사업에 대한 야심을 재정립하고 있으며, ZAM과 함께 DRAM 시장으로의 복귀를 모색하고 있습니다. 이는 전체 메모리 시장이 심각한 공급 부족에 직면한 시점에 이루어지는 것입니다.<div><div class="twitter-tweet twitter-tweet-rendered" style="width: 100%; margin: 10px auto; display: flex; max-width: 550px;"><iframe id="twitter-widget-0" scrolling="no" frameborder="0" allowtransparency="true" allowfullscreen="true" class="" style="position: static; visibility: visible; width: 550px; height: 623px; display: block; flex-grow: 1;" title="X Post" src="https://platform.twitter.com/embed/Tweet.html?dnt=false&embedId=twitter-widget-0&features=eyJ0ZndfdGltZWxpbmVfbGlzdCI6eyJidWNrZXQiOltdLCJ2ZXJzaW9uIjpudWxsfSwidGZ3X2ZvbGxvd2VyX2NvdW50X3N1bnNldCI6eyJidWNrZXQiOnRydWUsInZlcnNpb24iOm51bGx9LCJ0ZndfdHdlZXRfZWRpdF9iYWNrZW5kIjp7ImJ1Y2tldCI6Im9uIiwidmVyc2lvbiI6bnVsbH0sInRmd19yZWZzcmNfc2Vzc2lvbiI6eyJidWNrZXQiOiJvbiIsInZlcnNpb24iOm51bGx9LCJ0ZndfZm9zbnJfc29mdF9pbnRlcnZlbnRpb25zX2VuYWJsZWQiOnsiYnVja2V0Ijoib24iLCJ2ZXJzaW9uIjpudWxsfSwidGZ3X21peGVkX21lZGlhXzE1ODk3Ijp7ImJ1Y2tldCI6InRyZWF0bWVudCIsInZlcnNpb24iOm51bGx9LCJ0ZndfZXhwZXJpbWVudHNfY29va2llX2V4cGlyYXRpb24iOnsiYnVja2V0IjoxMjA5NjAwLCJ2ZXJzaW9uIjpudWxsfSwidGZ3X3Nob3dfYmlyZHdhdGNoX3Bpdm90c19lbmFibGVkIjp7ImJ1Y2tldCI6Im9uIiwidmVyc2lvbiI6bnVsbH0sInRmd19kdXBsaWNhdGVfc2NyaWJlc190b19zZXR0aW5ncyI6eyJidWNrZXQiOiJvbiIsInZlcnNpb24iOm51bGx9LCJ0ZndfdXNlX3Byb2ZpbGVfaW1hZ2Vfc2hhcGVfZW5hYmxlZCI6eyJidWNrZXQiOiJvbiIsInZlcnNpb24iOm51bGx9LCJ0ZndfdmlkZW9faGxzX2R5bmFtaWNfbWFuaWZlc3RzXzE1MDgyIjp7ImJ1Y2tldCI6InRydWVfYml0cmF0ZSIsInZlcnNpb24iOm51bGx9LCJ0ZndfbGVnYWN5X3RpbWVsaW5lX3N1bnNldCI6eyJidWNrZXQiOnRydWUsInZlcnNpb24iOm51bGx9LCJ0ZndfdHdlZXRfZWRpdF9mcm9udGVuZCI6eyJidWNrZXQiOiJvbiIsInZlcnNpb24iOm51bGx9fQ%3D%3D&frame=false&hideCard=false&hideThread=false&id=2073887760239243478&lang=ko&origin=https%3A%2F%2Fquasarzone.com%2Fbbs%2Fqn_hardware%2Fcreate&sessionId=1d7510aa70585b9139d419ed7804897b41d3f1a0&theme=light&widgetsVersion=6a3ad42b224df%3A1778106238597&width=550px" data-tweet-id="2073887760239243478"></iframe></div>

한편으로 LPDDR은 효율성이 높고 용량이 크지만 대역폭 문제가 있습니다. 퀄컴은 HBC 기술로 이 문제를 해결하고 있으며, 인텔은 이미 ZAM(Z-Angle Memory)이라는 HBM의 대안을 제시했습니다. 이러한 솔루션들은 아직 상용화 단계에 이르지 못했지만, 인텔이 XBM이라는 새로운 HBM급 경쟁 기술을 제안한 것으로 보입니다.</div><div> </div><div align="center"><table align="center" style="border-width: 1px; border-color: rgb(199, 199, 199) rgb(199, 199, 199) currentColor currentColor;width:800px;max-width: 100%" border="1" cellspacing="0" cellpadding="0" attr_no_border_tbl="1"><tbody><tr><td width="800" style="border-width: 1px; border-color: currentColor currentColor rgb(199, 199, 199) rgb(199, 199, 199);">본 발명은 백엔드 트랜지스터를 사용하는 초고대역폭 메모리(XBM 또는 이와 유사한 차세대 HBM 대안으로 자주 언급됨)에 관한 것이다. 메모리 구조는 패키지 기판, 선택적 베이스 다이, 그리고 적층형 메모리 다이 구성을 포함한다. 적층된 각 메모리 다이는 1개의 트랜지스터와 1개의 커패시터(1T1C)로 구성된 백엔드 동적 랜덤 액세스 메모리(DRAM)를 사용한다. 이는 트랜지스터를 후공정(BEOL) 금속층으로 이동시켜 면적 효율성을 향상시키고, TSV 밀도를 높이며, 기존의 프런트엔드 트랜지스터 DRAM에 비해 대역폭을 크게 향상시킨다. 특허 참조 (백엔드 트랜지스터를 이용한 초고대역폭 메모리)</td></tr></tbody></table></div><div> </div>인텔이 최근 출원한 특허에 따르면, XBM은 크로스 배치 메모리로, 32 GT/s의 속도로 동작하는 UCIe I/O 블록에 연결된 DRAM 블록입니다. 목표는 HBM4와 동일한 크기를 유지하면서 각 XBM 메모리의 다이 용량을 0.5~5.0GB로 하는 것입니다. I/O는 기본 다이를 통해 라우팅됩니다. <img src="https://img2.quasarzone.com/editor/2026/07/07/398335e0de62ae32141fbd0c3633cda1.jpg" alt="퀘이사존"> 각 서브채널은 12개의 데이터블록으로 구성되며, 8층 XBM 솔루션에서는 최대 96개의 데이터블록, 16층 XBM 솔루션에서는 최대 192개의 데이터블록을 지원합니다. 이 채널들은 2GHz 주파수에서 동작합니다. XBM의 장점 중 하나는 MoP(Memory-on-Package)를 포함한 다양한 패키지 옵션으로 구현할 수 있다는 점입니다. MoP 패키지에서는 더 작은 폼팩터 솔루션으로 더 높은 대역폭과 용량을 제공할 수 있습니다. 각 메모리 다이는 1T1C(트랜지스터 1개, 커패시터 1개) 백엔드 DRAM을 사용합니다. 트랜지스터는 프런트엔드 실리콘이 아닌 백엔드 오브 라인(BEOL) 금속층에 제작됩니다. 이는 면적 효율성을 크게 향상시켜 TSV(트랜지스터 소스 전압)를 위한 공간을 확보하고 전체적인 밀도/대역폭을 높입니다. 아키텍처 특징:<ul><li>효율적인 데이터 라우팅을 위한 교대 서브채널 및 TSV "거터" 구조.</li><li>양쪽 모두 고대역폭 인터커넥트(HBI) 연결.</li><li>내장형 자체 테스트(BIST), 이중화 및 복구 기능(예비 채널 포함).</li><li>고속 데이터 전송을 위한 UCIe(Universal Chiplet Interconnect Express) 인터페이스.</li><li>테스트/컨트롤러/디버그 로직이 포함된 베이스 다이 또는 스택 전체에 걸쳐 완전히 분산된 로직을 갖춘 베이스 다이(일부 변형에는 베이스 다이 없음)를 선택적으로 제공.</li></ul><img src="https://img2.quasarzone.com/editor/2026/07/07/b60d31f4cb853f1edca637b90caadec0.jpg" alt="퀘이사존"> 상세 내용에 따르면, XBM은 HBM4와 유사하거나 그 이상의 크기를 가지면서도, 더 조밀한 TSV(Through-Silicon Variation) 사용과 백엔드 트랜지스터를 통해 더 높은 대역폭과 용량을 목표로 합니다. XBM은 HBM의 한계점(TSV 면적 오버헤드, 라우팅 복잡성, 전력 소모)을 극복하는 것을 목표로 개발되었습니다. 새로운 메모리 아키텍처는 더 많은 병렬 서브채널과 효율적인 스태킹을 통해 훨씬 높은 총 대역폭을 지원할 것으로 예상됩니다(특허 자체에는 GB/s 또는 용량 목표와 같은 정확한 수치가 명시되어 있지는 않지만, 관련 자료에서는 잠재적으로 2배 향상 가능성을 시사하는 추정치가 제시되었습니다). XBM은 ZAM과 마찬가지로 2030년 이후 상용화를 목표로 하고 있습니다. 하드웨어에 미치고 유저들을 사랑하는 남자, 퀘이사존 최고운영자 지름입니다.본 뉴스는 해외 매체의 단순 번역본으로 퀘이사존의 주관적인 견해가 포함되지 않았음을 밝혀드립니다.여러분들이 남겨 주신 소중한 댓글.. 진심으로 감사드립니다. 원문 출처 <a href="https://wccftech.com/intel-xbm-memory-takes-aim-at-hbm4-32-gt-s-speeds-lower-costs-through-ucie-links/" target="_blank">WCCFTech</a>

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